JPH02130645A - 真理値表論理シミユレーシヨン方法 - Google Patents
真理値表論理シミユレーシヨン方法Info
- Publication number
- JPH02130645A JPH02130645A JP63283581A JP28358188A JPH02130645A JP H02130645 A JPH02130645 A JP H02130645A JP 63283581 A JP63283581 A JP 63283581A JP 28358188 A JP28358188 A JP 28358188A JP H02130645 A JPH02130645 A JP H02130645A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理設計検証システムに係り、特に真理値表
を論理回路のモデルとしてシミュレート可能な論理シミ
ュレータの論理シミュレーション方法に関する。
を論理回路のモデルとしてシミュレート可能な論理シミ
ュレータの論理シミュレーション方法に関する。
論理シミュレーションシステムにおいて０．１の２値の
他０，１どちらでもよい値（ｄｏｎ’ｔ ｃａｒｅ値）
を含む真理値表を取扱う方式について検索したが現在の
ところ見当らない。この種の方式として関連するものに
ついては、第２３回ニー・シー・エム／アイ・イー・イ
ー・イー、デザインオートメーションコンファレンス６
月２９日−７月２日、１９８６年、第３５４頁から第３
５９頁（ＡＣＭ／ＩＩＥＥＥ、ＤＥＳＩＧＮ、 ＡＵＴ
ＯＭＡＴＩＯＮ、 Ｃ０ＮＦＥＲＥＮＣＥ、 ＪＵＮＥ
２９−ＪＵＬＹ２．１９８６． ｐｐ３５４−ｐｐ３５
９）に記載されている。
他０，１どちらでもよい値（ｄｏｎ’ｔ ｃａｒｅ値）
を含む真理値表を取扱う方式について検索したが現在の
ところ見当らない。この種の方式として関連するものに
ついては、第２３回ニー・シー・エム／アイ・イー・イ
ー・イー、デザインオートメーションコンファレンス６
月２９日−７月２日、１９８６年、第３５４頁から第３
５９頁（ＡＣＭ／ＩＩＥＥＥ、ＤＥＳＩＧＮ、 ＡＵＴ
ＯＭＡＴＩＯＮ、 Ｃ０ＮＦＥＲＥＮＣＥ、 ＪＵＮＥ
２９−ＪＵＬＹ２．１９８６． ｐｐ３５４−ｐｐ３５
９）に記載されている。
この方式によれば真理値表はプール式に変換して処理を
行っている。その際、プール式はすでに最適化がなされ
ていることが前提になっている。
行っている。その際、プール式はすでに最適化がなされ
ていることが前提になっている。
論理回路の機能の一致を真理値表によってモデル化し、
真理値表を用いて論理回路の論理シミュレーションを行
う場合、前記真理値表に０．１の２値の他０．１どちら
でもよい値を含むとき、従来技術では真理値表をプール
式に展開し論理シミュレーションを行うのであるが、そ
の際プール式の最適化は人手ですでになされていること
が前提になっている。０，１の他０，１どちらでもよい
値を含む一般の真理値表を対象としてそのプール式化を
行う場合には、プール式の最適化という過程が不可欠で
ある。プール式の最適化は一般にはＮＰ完全問題である
ので簡単なルールによる最適化だけですべての場合をカ
バーし得る保証がない。
真理値表を用いて論理回路の論理シミュレーションを行
う場合、前記真理値表に０．１の２値の他０．１どちら
でもよい値を含むとき、従来技術では真理値表をプール
式に展開し論理シミュレーションを行うのであるが、そ
の際プール式の最適化は人手ですでになされていること
が前提になっている。０，１の他０，１どちらでもよい
値を含む一般の真理値表を対象としてそのプール式化を
行う場合には、プール式の最適化という過程が不可欠で
ある。プール式の最適化は一般にはＮＰ完全問題である
ので簡単なルールによる最適化だけですべての場合をカ
バーし得る保証がない。
本発明の目的は、０，１，０．１どちらでもよい値を含
む真理値表をプール式化あるいはゲート展開など他のモ
デルに変換することなく高速に直接論理シミュレーショ
ンを実行可能にすることにある。
む真理値表をプール式化あるいはゲート展開など他のモ
デルに変換することなく高速に直接論理シミュレーショ
ンを実行可能にすることにある。
上記目的は、０，１及び０，１どちらでもよい値（ｄｏ
ｎ’ｔ ｃａｒｅ）を含む真理値表への入力情報を、あ
らかじめ用意された０ 、 １ 、 ｄｏｎ’ｔ ｃａ
ｒｅを含む真理値表の入力値の組と高速に一致チェック
するために、前記真理値表に対する入力情報を変換する
ステップと、一致した一個または複数個の真理値表の入
力値のそれぞれの組に対応する一個または複数個の出力
値に対してｄｏｎ’ｔ ｃａｒｅの値となるべき部分を
算出するステップによって達成される。
ｎ’ｔ ｃａｒｅ）を含む真理値表への入力情報を、あ
らかじめ用意された０ 、 １ 、 ｄｏｎ’ｔ ｃａ
ｒｅを含む真理値表の入力値の組と高速に一致チェック
するために、前記真理値表に対する入力情報を変換する
ステップと、一致した一個または複数個の真理値表の入
力値のそれぞれの組に対応する一個または複数個の出力
値に対してｄｏｎ’ｔ ｃａｒｅの値となるべき部分を
算出するステップによって達成される。
真理値表表現された論理回路モデルへの入力情報を変換
するステップは、例えば入力情報の論理値の１を１０．
Ｏを０１，０でも１でもよい値をＯｏと変換する。これ
により予め真理値表の論理値１を１０，０を０１，０で
も１でもよい値を１１と変換しである入力値の各組と論
理積をとり元の入力情報と比較することで、Ｏでも１で
もよい値と０，１．及び０でも１でもよい値が一致する
と見なすことが可能となる６そのようにして一致したと
見なされた真理値表の入力値の組が複数個の場合、それ
らに対応する複数個の出力値の組の中でＯでも１でもよ
い値となる部分を算出するステップは、例えば上記のよ
うに真理値表が変換されていれば各出力値の組の論理和
をとることにより、論理値１と論理値Ｏ１論理値１また
は０と論理値０でも１でもよい値を同時にとり得る部分
の演算結果は１１となり、これをＯでも１でもよい値と
して出力することができる。
するステップは、例えば入力情報の論理値の１を１０．
Ｏを０１，０でも１でもよい値をＯｏと変換する。これ
により予め真理値表の論理値１を１０，０を０１，０で
も１でもよい値を１１と変換しである入力値の各組と論
理積をとり元の入力情報と比較することで、Ｏでも１で
もよい値と０，１．及び０でも１でもよい値が一致する
と見なすことが可能となる６そのようにして一致したと
見なされた真理値表の入力値の組が複数個の場合、それ
らに対応する複数個の出力値の組の中でＯでも１でもよ
い値となる部分を算出するステップは、例えば上記のよ
うに真理値表が変換されていれば各出力値の組の論理和
をとることにより、論理値１と論理値Ｏ１論理値１また
は０と論理値０でも１でもよい値を同時にとり得る部分
の演算結果は１１となり、これをＯでも１でもよい値と
して出力することができる。
以下、本発明の一実施例を第２図により説明する。第２
図は本発明を実行するためのハードウェア構成を示す。
図は本発明を実行するためのハードウェア構成を示す。
キャラクタ端末装置２１又は他の適当な入力装置（キー
ボード、カードリーダ、グラフィック端末装置等）２２
は、論理回路モデル及びその論理回路モデルへの入力デ
ータを入力するために用いられる。処理装置２３は論理
回路モデルの機能に従って入力データを処理して論理シ
ミュレーション結果を生成する。この論理シミュレーシ
ョン結果は出力装置（プリンタ、プロッタ等）２４によ
り出力される。
ボード、カードリーダ、グラフィック端末装置等）２２
は、論理回路モデル及びその論理回路モデルへの入力デ
ータを入力するために用いられる。処理装置２３は論理
回路モデルの機能に従って入力データを処理して論理シ
ミュレーション結果を生成する。この論理シミュレーシ
ョン結果は出力装置（プリンタ、プロッタ等）２４によ
り出力される。
第３図（ａ）は真理値表モデルを示す０本真理値表モデ
ルは３つの入力値の組（入力部）と、それに対応する２
つの出力値の組（出力部）を格納する領域から構成され
ており、ＩＩ、Ｉ２．Ｉ３という３個の入力値を受けっ
けて、０１，０２という２個の値を出力する論理回路の
モデルの例である。以下、このモデルを用いて説明する
ことにする。第１図は本発明の一実施例としてのｏ、■
の他０でも１でもよい値を含む真理値表を高速に直接シ
ミュレーションする方法を示す、１１では入力情報を真
理値表の入力値の組との一致チェックが行えるように変
換する部分である。今、第３図（ａ）のＩｌ、Ｉ２．Ｉ
３にそれぞれ１，０．１でも０でもよい値が入力された
場合、その変換則の一例を第４図を用いて説明する。元
の論理値を２ビツトの２進数で表し、１は１０．Ｏは０
１．０でも１でもよい値は００で表す。更に３個の入力
情報を６ビツトの１つの２進数にまとめる。以後この６
ビツトの数をキーと呼び、またＯでも１でもよい値を記
号拳で表す。これに対応して上記真理値表の実際の形態
は各論理値に関して第４図の変換則、すなわち論理値１
は１０．０は０１、拳は１１を適用し、予め入力値の組
は６ビツトの、出力値の組は４ビツトの２進数に変換し
ておく。
ルは３つの入力値の組（入力部）と、それに対応する２
つの出力値の組（出力部）を格納する領域から構成され
ており、ＩＩ、Ｉ２．Ｉ３という３個の入力値を受けっ
けて、０１，０２という２個の値を出力する論理回路の
モデルの例である。以下、このモデルを用いて説明する
ことにする。第１図は本発明の一実施例としてのｏ、■
の他０でも１でもよい値を含む真理値表を高速に直接シ
ミュレーションする方法を示す、１１では入力情報を真
理値表の入力値の組との一致チェックが行えるように変
換する部分である。今、第３図（ａ）のＩｌ、Ｉ２．Ｉ
３にそれぞれ１，０．１でも０でもよい値が入力された
場合、その変換則の一例を第４図を用いて説明する。元
の論理値を２ビツトの２進数で表し、１は１０．Ｏは０
１．０でも１でもよい値は００で表す。更に３個の入力
情報を６ビツトの１つの２進数にまとめる。以後この６
ビツトの数をキーと呼び、またＯでも１でもよい値を記
号拳で表す。これに対応して上記真理値表の実際の形態
は各論理値に関して第４図の変換則、すなわち論理値１
は１０．０は０１、拳は１１を適用し、予め入力値の組
は６ビツトの、出力値の組は４ビツトの２進数に変換し
ておく。
第３図（ａ）に対応する変換後の真理値表を第３図（ｂ
）に示す。入力値を１つの数にまとめることにより一致
チエツクの高速化が可能になる。
）に示す。入力値を１つの数にまとめることにより一致
チエツクの高速化が可能になる。
第１図１２は入力値の組に拳が含まれるか判定する部分
である。これは入力値の組に傘を含まない場合は真理値
表の入力値の組を格納した領域と高々１回の一致しかし
ないので後の処理が簡略化できるためである。
である。これは入力値の組に傘を含まない場合は真理値
表の入力値の組を格納した領域と高々１回の一致しかし
ないので後の処理が簡略化できるためである。
入力値に０でも１でもよい値を含む場合、第１図］３で
一致チェックを行う。その方法を第４図と第３図（ｂ）
の例を用いて説明する。第３図（ｂ）の入力値の組を格
納する領域の上段から順にキーとビット毎の論理積を計
算していく。その結果がキーと等しければ一致したと見
なす。第３図（ｂ）では１段目及び２段目と、第４図キ
ーとの論理積が共に（１００１，００）ｚとなり、キー
に等しいので一致したと見なす、ここで一致とは２進数
変換された数値そのものの一致を指すのではない。
一致チェックを行う。その方法を第４図と第３図（ｂ）
の例を用いて説明する。第３図（ｂ）の入力値の組を格
納する領域の上段から順にキーとビット毎の論理積を計
算していく。その結果がキーと等しければ一致したと見
なす。第３図（ｂ）では１段目及び２段目と、第４図キ
ーとの論理積が共に（１００１，００）ｚとなり、キー
に等しいので一致したと見なす、ここで一致とは２進数
変換された数値そのものの一致を指すのではない。
外ぜならここで言うＯでも１でもよい値とは０及び１の
いずれと見なしてもよい値であり、真理値表を参照する
上では、どの論理値とも一致すると見なさなければなら
ないからである。
いずれと見なしてもよい値であり、真理値表を参照する
上では、どの論理値とも一致すると見なさなければなら
ないからである。
第１図１４は第３図（ａ）のＯｆ、０２のうち０でも１
でもよい値をとる出力がないがを見つけるステップであ
る。これは第１図１３によって一致したと判定された第
３図（ｂ）の１段目と２段目の出力値どうしの論理和を
とる。即ち第３図（ａ）では０２が０でも１でもよい値
となる。これに対応して第３図（ｂ）の１段目と２段目
の出力値の論理和は（１０１１）！となり、（１０）２
を１、 （０１）２をＯｌ （１１）２又は（００）Ｚ
を串と見なすことにより０１ ＝ １．．０２＝傘と正
しい値が算出される。尚、以上のようにして得られる申
は０でも１でもよい値に限らず、不確定の値として取扱
うこともできる。
でもよい値をとる出力がないがを見つけるステップであ
る。これは第１図１３によって一致したと判定された第
３図（ｂ）の１段目と２段目の出力値どうしの論理和を
とる。即ち第３図（ａ）では０２が０でも１でもよい値
となる。これに対応して第３図（ｂ）の１段目と２段目
の出力値の論理和は（１０１１）！となり、（１０）２
を１、 （０１）２をＯｌ （１１）２又は（００）Ｚ
を串と見なすことにより０１ ＝ １．．０２＝傘と正
しい値が算出される。尚、以上のようにして得られる申
は０でも１でもよい値に限らず、不確定の値として取扱
うこともできる。
第１図１６は真理値表が、入力となり得る全ての入力値
の組合わせに関して閉じていない場合に必要なステップ
で、真理値表の全段に渡って一致チェックを試みても一
致がなかった場合、第１図１１０によって予め用意され
たデフォルト値が出力値としてセットされる。
の組合わせに関して閉じていない場合に必要なステップ
で、真理値表の全段に渡って一致チェックを試みても一
致がなかった場合、第１図１１０によって予め用意され
たデフォルト値が出力値としてセットされる。
次に入力値に０でも１でもよい値を含まない場合につい
て説明する。第１図１７及び１８のステップによって真
理値表の各段の一致チェックを行う。その過程で１回で
も一致する場合があれば第１図１９によりその出力値の
組を出力とし・、以後の一致チェックを打ち切る。これ
によって無駄な真理値表処理をしないようにする。
て説明する。第１図１７及び１８のステップによって真
理値表の各段の一致チェックを行う。その過程で１回で
も一致する場合があれば第１図１９によりその出力値の
組を出力とし・、以後の一致チェックを打ち切る。これ
によって無駄な真理値表処理をしないようにする。
第１図１１１は出力値を真理値表以外の他の論理回路モ
デルへ渡す形式に整えるステップである。
デルへ渡す形式に整えるステップである。
本発明によれば、数個から数十個相当のゲート素子の機
能に相当する真理値表を高速に処理することができる。
能に相当する真理値表を高速に処理することができる。
計算によると真理値表の機能に相当する個数のゲート素
子モデルを論理シミュレーションするより約５倍の高速
化が可能である。また、従来のようにプール式への展開
や、ゲート素子モデルの組合せへの変換などが不要にな
るので、論理回路の論理シミュレーション用モデル化工
数の削減に役立つ。更に真理値表の形式がほぼ設計者が
描いた通り残るので論理回路モデルの理解が容易になり
、ひいては誤った記述の防止にも役立つ。
子モデルを論理シミュレーションするより約５倍の高速
化が可能である。また、従来のようにプール式への展開
や、ゲート素子モデルの組合せへの変換などが不要にな
るので、論理回路の論理シミュレーション用モデル化工
数の削減に役立つ。更に真理値表の形式がほぼ設計者が
描いた通り残るので論理回路モデルの理解が容易になり
、ひいては誤った記述の防止にも役立つ。
第１図は本発明を用いて、０でも１でもよい値を含み得
る真理値表によって表現された論理回路モデルを論理シ
ミュレーションする過程の一例を示すフローチャート、
第２図は本発明を含む論理シミュレーションシステムを
実行させるためのハードウェア構成の一例を示す９第３
図は真理値表表現された論理回路モデルの一例を、第４
図はその論理回路への入力値の変換則の一例と、真理値
表を実際に処理装置へ格納する形式へ変換する規則の一
例を示す。 １１・・・入力値を２進数へ変換するステップ、１３・
・・入力値の組と真理値表の比較ステップ、１４・・・
出力値の組の中でＯでも１でもよい値となる部分を計算
するステップ、２１．２２・・・入力装置、２３・・・
データ処理装置、２４・・・出力装置。 第 旧 囚 第 巴
る真理値表によって表現された論理回路モデルを論理シ
ミュレーションする過程の一例を示すフローチャート、
第２図は本発明を含む論理シミュレーションシステムを
実行させるためのハードウェア構成の一例を示す９第３
図は真理値表表現された論理回路モデルの一例を、第４
図はその論理回路への入力値の変換則の一例と、真理値
表を実際に処理装置へ格納する形式へ変換する規則の一
例を示す。 １１・・・入力値を２進数へ変換するステップ、１３・
・・入力値の組と真理値表の比較ステップ、１４・・・
出力値の組の中でＯでも１でもよい値となる部分を計算
するステップ、２１．２２・・・入力装置、２３・・・
データ処理装置、２４・・・出力装置。 第 旧 囚 第 巴
Claims (1)
- １、入力装置と出力装置と前記入力装置及び出力装置に
接続されたデータ処理装置を有し、論理回路のモデルと
して０、１の２値の他、０、１どちらでもよい値を入力
値あるいは出力値に有する真理値表を取扱うことが可能
な論理回路の論理シミュレーションを行うことのできる
システムに於いて、前記真理値表の入力値の組と高速に
一致チェックするために前期真理値表に対する入力情報
を変換するステップと、一致した一個または複数個の真
理値表の入力値のそれぞれの組に対応する一個または複
数個の出力値に対して、０または１どちらでもよい値と
なるべき部分を算出するステップを有することを特徴と
する真理値表論理シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283581A JPH02130645A (ja) | 1988-11-11 | 1988-11-11 | 真理値表論理シミユレーシヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283581A JPH02130645A (ja) | 1988-11-11 | 1988-11-11 | 真理値表論理シミユレーシヨン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130645A true JPH02130645A (ja) | 1990-05-18 |
Family
ID=17667372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283581A Pending JPH02130645A (ja) | 1988-11-11 | 1988-11-11 | 真理値表論理シミユレーシヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562691B1 (ko) * | 1996-11-27 | 2006-08-14 | 소니 유나이티드 킹덤 리미티드 | 산술회로단 |
-
1988
- 1988-11-11 JP JP63283581A patent/JPH02130645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562691B1 (ko) * | 1996-11-27 | 2006-08-14 | 소니 유나이티드 킹덤 리미티드 | 산술회로단 |
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