JPH02130951A - 半導体素子の短絡保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁ゲート型バイポーラトランジスタ（以下
、単にバイポーラトランジスタという）のような半導体
素子の短絡保護回路に関する。

（従来の技術） 第４図は負荷短絡時におけるバイポーラトランジスタの
等価回路図であり、第５図は第４図のバイポーラトラン
ジスタの負荷短絡時におけるそのコレクタ電流の波形を
示す図である。

第４図において、Ｔｒはバイポーラトランジスタである
。負荷短絡時におけるバイポーラトランジスタＴｒは、
そのコレクタ端子Ｃとエミッタ端子Ｅとの間に直接、電
源ｖｂが接続された状態となっている。

そして、このような接続状態で、そのバイポーラトラン
ジスタＴｒのゲート端子Ｇにゲート抵抗Ｒｇを介して入
力電圧Ｖｉｎが入力されると、バイポーラトランジスタ
Ｔ「のコレクタ・エミッタ間にコレクタ電流ｔｃが第５
図のように短絡電流として流れることになる。

このようにして、バイポーラトランジスタＴｒのコレク
タ・エミッタ間に短絡電流が流れている場合において、
その短絡電流の電流密度が許容値以上になると、バイポ
ーラトランジスタＴｒがラッチアップして第５図のＡ点
から点線の矢印方向に示すようにその短絡電流が急激に
上昇し、その結果、バイポーラトランジスタＴｒがラッ
チアップ破壊してしまうという問題があった。

このようなバイポーラトランジスタＴｒのラッチアップ
破壊を防止する対策として、従来、第１に入力電圧Ｖｉ
ｎの印加電圧を下げることにより、バイポーラトランジ
スタＴｒのコレクタ・エミッタ間飽和電圧を下げてラッ
チアップしないような値にまで電流密度を下げたり、あ
るいは、第２に、ゲート抵抗Ｒｇの抵抗値を大きくする
ことでバイポーラトランジスタＴｒのターンオン速度を
低下させて、負荷短絡時における短絡電流のピーク値（
第５図のＡ点）を抑えるといった対策が講じられていた
。

（発明が解決しようとする課題） しかしながら、第１の対策ではバイポーラトランジスタ
Ｔｒのコレクタ・エミッタ間電圧が上昇するために、バ
イポーラトランジスタＴｒの動作時における定常損失が
増大するという問題がある。

また、第２の対策ではバイポーラトランジスタＴ「のタ
ーンオン時におけるスイッチング損失が増大するために
、バイポーラトランジスタＴｒを高速スイッチングの用
途に応用することができないという問題があった。

本発明は、上記課題に鑑みてなされたものであって、動
作時における定常損失とターンオン時におけるスイッチ
ング損失とのいずれをも増大させることなく、負荷短絡
時におけるバイポーラトランジスタのような半導体素子
における上記ラッチアップ破壊を防止し、かつそれを高
速スイッチングの用途に適用できるようにすることを目
的としている。

（課題を解決するための手段） このような目的を達成するために、本発明の半導体素子
の短絡保護回路においては、半導体素子のエミッタセル
を一部分離するとともに、該一方のエミッタセルに電流
検出端子を接続し、該電流検出端子と、他方のエミッタ
セルに接続されたエミッタ端子との間に電流検出抵抗を
接続し、また、前記電流検出端子と前記エミッタ端子と
の間にそれぞれ保護トランジスタのベースとエミッタと
を接続し、前記保護トランジスタのコレクタと前記半導
体素子のゲートとの間に分割抵抗を接続したことを特徴
としている。

（作用） 負荷短絡時に半導体素子のコレクタ・エミッタ間にコレ
クタ電流が短絡電流として流れた場合、その短絡電流は
電流検出端子を介して電流検出抵抗に流れる。そして、
この電流検出抵抗の両端間電圧が保護トランジスタの導
通電圧を越えたときには、その保護トランジスタが導通
する。

保護トランジスタが導通すると、半導体素子のゲート端
子に印加されるゲート電圧は、ゲート抵抗と分割抵抗と
で分割されることになる。

その結果、半導体素子のゲートに印加されるゲート電圧
は低下するから、半導体素子のコレクタ・エミッタ間飽
和電圧が下がって、その半導体素子内の電流密度も下が
る結果、半導体素子はラッチアップ破壊から保護される
。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。本実施例では半導体素子としてバイポーラトランジス
タを適用して説明する。

第１図はバイポーラトランジスタと、そのバイポーラト
ランジスタをラッチアップ破壊から防止するために適用
された本発明の実施例に係る短絡保護回路との回路図で
あ、す、第２図は第１図の回路のモノリシック構造を示
す断面図である。これらの図において、従来例に係る第
４図と対応する部分には同一の符号を付している。

第１図を参照して本実施例の等価回路について説明する
と、Ｔｒはバイポーラトランジスタ、ＣおよびＧはそれ
ぞれはバイポーラトランジスタＴ「のコレクタとゲート
との各端子、ＲｇはバイポーラトランジスタＴｒのゲー
ト端子Ｇに接続されたゲート抵抗である。

このような基本構造において、絶縁ゲート型バイポーラ
トランジスタＴｒはそのエミッタセルを一部分離されて
いる。そして、分離された一方のエミッタセルは第１の
エミッタＥｌとして、他方のエミッタセルは第２のエミ
ッタＥ２としてそれぞれ導出されている。第１のエミッ
タＥｌには、電流検出端子Ｓが、また第２のエミッタＥ
２にはエミッタ端子Ｅがそれぞれ接続されている。電流
検出端子Ｓとエミッタ端子Ｅとの間には、電流検出抵抗
Ｒｓの両端と、保護トランジスタＴｒ　１のベースとエ
ミッタとがそれぞれ接続されている。

保護トランジスタＴｒ　１のコレクタと、バイポーラト
ランジスタＴｒのゲートとの間には、分割抵抗Ｒｄが接
続されている。バイポーラトランジスタＴｒのゲート端
子Ｇには、ゲート抵抗Ｒｇが接続されている。

第２図を参照して本実施例のモノリシック構造について
説明する。第２図において、Ｅはエミッタ端子、Ｇはゲ
ート端子、Ｓは電流検出端子、Ｒ３は電流検出抵抗、Ｒ
ｇはゲート抵抗である。これらは、上記第１図における
等価回路における各部品、部分に対応している。

Ｒ１はコレクタ端子Ｃが接続された基板であるＰ中型の
第１の半導体領域、Ｒ２は第１の半導体領域Ｒ１の表面
に成長されたｎ″″型の第２の半導体領域、Ｒ３１，・
・・、Ｒ３２はそれぞれ第２の半導体領域Ｒ２に拡散さ
れたＰ型の第３の半導体領域である。Ｒ４１，−・・、
Ｒ４２ａ　、Ｒ４２ｂはそれぞれ各第３の半導体領域Ｒ
３１，・・・、Ｒ３２のそれぞれに拡散されたｎ＋型の
第４の半導体領域である。各第４の半導体領域Ｒ３１，
・・・Ｒ４２ａ。

Ｒ４２ｂの内、半導体領域Ｒ３１，・・・はバイポーラ
トランジスタＴｒのエミッタ領域であり、半導体領域Ｒ
４２ａは保護トランジスタＴｒ　ｌのエミッタ領域であ
り、半導体領域Ｒ４２ｂは同じく保護トランジスタＴｒ
　１のコレクタ領域である。

ＧＥ・・・はそれぞれ絶縁膜ＺＭＩを介して設けられか
つゲート端子Ｇにそれぞれ接続された、バイポーラトラ
ンジスタＴｒのゲート電極、ＥＥｌはエミッタ端子Ｅに
接続された、バイポーラトランジスタＴｒのエミッタ電
極である。２Ｍ２・・・　２Ｍ３はそれぞれ絶縁膜、Ｉ
Ｅは電流検出端子Ｓに接続された電流検出電極、ＢＥ２
はエミッタ端子Ｅに接続された保護トランジスタＴｒ　
１のエミッタ電極、ＢＥは電流検出端子Ｓに接続された
保護トランジスタＴｒ　ｌのベース電極、ＣＥは保護ト
ランジスタＴｒ　１のコレクタ電極、Ｒｄは一端がコレ
クタ電極ＣＥに、他端がゲート端子Ｇにそれぞれ接続さ
れたポリシリコンからなる分割抵抗である。

したがって、第２図のモノリシック構造において、バイ
ポーラトランジスタＴｒは、コレクタ端子Ｃに図示しな
いコレクタ電極を介して接続された第１の半導体領域Ｒ
１と、第２の半導体領域Ｒ２と、チャネル形成領域とな
る第３の半導体領域Ｒ３１・・・と、エミッタ領域とな
る第４の半導体領域Ｒ４１・・・とを有している。

また、保護トランジスタＴｒ　１は、ベース領域となる
第３の半導体領域Ｒ３２と、エミッタ領域となる一方の
第４の半導体領域Ｒ４２ａと、コレクタ領域となる他方
の第４の半導体領域Ｒ４２ｂとを有している。

つぎに負荷短絡時における動作について説明する。まず
、バイポーラトランジスタＴｒのコレクタ端子Ｃとエミ
ッタ端子Ｅとの間にコレクタ電流が短絡電流として流れ
た場合、その短絡電流は電流検出端子Ｓを介して電流検
出抵抗Ｒｓにも流れる。そして、この電流検出抵抗Ｒｓ
の両端間電圧が保護トランジスタＴｒ　１の導通電圧を
越えたときには、その保護トランジスタＴｒ　１が導通
する。

保護トランジスタＴｒ　１が導通すると、バイポーラト
ランジスタＴｒのゲート端子Ｇに印加される入力電圧Ｖ
ｉａは、ゲート抵抗Ｒｇと分割抵抗Ｒｄとで分割される
ことになる。その結果、バイポーラトランジスタＴｒの
ゲート端子Ｇに印加されるゲート電圧は低下するから、
バイポーラトランジスタＴｒのコレクタ・エミッタ間飽
和電圧が下がって、そのバイポーラトランジスタＴｒ内
の電流密度も下がる結果、バイポーラトランジスタＴｒ
はラッチアップ破壊から保護される。なお、本実施例で
は通常の負荷が接続されている場合は、保護トランジス
タＴｒ　１が非導通となるように電流検出抵抗Ｒｓの抵
抗値を設定しているので、バイポーラトランジスタＴ「
のゲートに印加される電圧は、ゲート端子Ｇに印加され
る入力電圧Ｖｉｎにほぼ等しくなり、その結果、ゲート
抵抗Ｒｇの抵゛抗値を自由に設定することが可能となる
ので、バイポーラトランジスタＴｒの定常損失とかスイ
ッチング損失を最小限にして高速でのスイッチング動作
が可能となる。

第３図は本実施例の動作特性を従来例と対比して示す図
であり、第３図において、破線は第５図と同様にして従
来例の負荷短絡時における電流波形を示しており、実線
は本実施例の負荷短絡時における電流波形を示している
。そして、従来例の電流波形のピーク点Ａに比較して本
実施例の電流波形のピーク点Ｂは低くなっていることか
ら明らかなように、本実施例では負荷短絡があっても、
その短絡電流の上昇が抑えられるので、従来例のような
ラッチアップ破壊から防止される。

なお、本実施例ではＮチャネル型のバイポーラトランジ
スタＴｒに、ｎｐｎ型の保護トランジスタＴｒ　１を用
いた例を示したが、Ｐチャネルのバイポーラトランジス
タＴｒに、ｐｎｐ型の保護トランジスタＴｒ　ｌを用い
ても同様に実施することができることは勿論である。ま
た、保護トランジスタＴｒ　ｌではバイポーラトランジ
スタＴｒを用いたが、電圧制御型のパワートランジスタ
についても同様に適用することができることは勿論であ
る。

（発明の効果） 以上説明したことから明らかなように本発明によれば、
動作時における定常損失とターンオン時におけるスイッ
チング損失とのいずれをも増大させることなく、かつそ
のスイッチング速度を低下させることなく負荷短絡時に
おける半導体素子のラッチアップ破壊を防止できる

【図面の簡単な説明】

第菫図ないし第３図は本発明の実施例に係り、第１図は
同実施例の等価回路図、第２図は同実施例のモノリシッ
ク構造を示す断面図、第３図は動作特性を示す図である
。 第４図は従来例の等価回路図、第５図は第４図の従来例
の動作特性を示す図である。 Ｔｒ・・・バイポーラトランジスタ（半導体素子）、Ｔ
ｒ　１・・・保護トランジスタ、Ｃ・・・コレクタ端子
、Ｅ・・・エミッタ端子、Ｇ・・・ゲート端子、Ｓ・・
・電流検出端子、Ｒｓ・・・電流検出抵抗、Ｒｇ・・・
ゲート抵抗、Ｒｄ・・・分割抵抗。 図中、同一符号は同一ないしは相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ゲート端子にゲート抵抗が接続された半導体素子
   の短絡保護回路であって、 前記半導体素子のエミッタセルを一部分離するとともに
   、該一方のエミッタセルに電流検出端子を接続し、該電
   流検出端子と、他方のエミッタセルに接続されたエミッ
   タ端子との間に電流検出抵抗を接続し、また、前記電流
   検出端子と前記エミッタ端子との間にそれぞれ保護トラ
   ンジスタのベースとエミッタとを接続し、前記保護トラ
   ンジスタのコレクタと前記半導体素子のゲートとの間に
   分割抵抗を接続したことを特徴とする、半導体素子の短
   絡保護回路。