JPH02131023A - 信号送受信装置 - Google Patents
信号送受信装置Info
- Publication number
- JPH02131023A JPH02131023A JP63284932A JP28493288A JPH02131023A JP H02131023 A JPH02131023 A JP H02131023A JP 63284932 A JP63284932 A JP 63284932A JP 28493288 A JP28493288 A JP 28493288A JP H02131023 A JPH02131023 A JP H02131023A
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- Japan
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- data
- input
- clock
- output
- bit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１タイムスロツトｎビツトのデータを伝送す
る信号送受信装置に関するものである。
る信号送受信装置に関するものである。
第４図は従来のこの種の信号送受信装置の構成例を示す
図である。
図である。
送信側装置３１では１タイムスロツトに相当するｎビッ
トのデータがパラレルにシフトレジスタ２４とフレーム
発生回路２１に入力される。フレーム発生回路２１では
ｎビットのデータを基に予め設定された規則に従ってフ
レーム信号Ｓアを発生スル。該フレーム信号はシフトレ
ジスタ２４のパラレル入力端子Ｐｎ＋１に入力される。
トのデータがパラレルにシフトレジスタ２４とフレーム
発生回路２１に入力される。フレーム発生回路２１では
ｎビットのデータを基に予め設定された規則に従ってフ
レーム信号Ｓアを発生スル。該フレーム信号はシフトレ
ジスタ２４のパラレル入力端子Ｐｎ＋１に入力される。
クロックｓ０は周波数変換回路２２に入力され、周波数
変換回路２２でクロック周波数をＱ＋１倍に上げてカラ
ンり２３とシフトレジスタ２４のクロック端子Ｃに入力
される。カウンタ２３では、クロックを計数しくｎ＋１
）ビットの周期毎にパルスを発生し、シフトレジスタ２
４のセレクト端子Ｓに出力する。
変換回路２２でクロック周波数をＱ＋１倍に上げてカラ
ンり２３とシフトレジスタ２４のクロック端子Ｃに入力
される。カウンタ２３では、クロックを計数しくｎ＋１
）ビットの周期毎にパルスを発生し、シフトレジスタ２
４のセレクト端子Ｓに出力する。
シフトレジスタ２４ではカウンタ２３の出力パルスがセ
レクト端子Ｓに送出さＡｐかつクロックＳ。
レクト端子Ｓに送出さＡｐかつクロックＳ。
の立上りまたは立下シ時にｎビットのパラレルデータと
１ビツトのフレーム信号Ｓアをラッチする。
１ビツトのフレーム信号Ｓアをラッチする。
またカウンタ２３の出力パルスが送出されていない時は
、クロックＳ。の立上りまたは立下シ時毎にラッチした
データを７フトしていき、シフトしていったシリアルデ
ータを受信側装置３２へ送信する。受信側装置３２では
、受信したシリアルデータを遅延調整回路２５で受信側
のクロックＳ。に位相が合うように時間τ！たけ遅延さ
せる。遅延したシリアルデータはシフトレジスタ２６の
シリアル入力端子りに入力される。受信側クロックＳ。
、クロックＳ。の立上りまたは立下シ時毎にラッチした
データを７フトしていき、シフトしていったシリアルデ
ータを受信側装置３２へ送信する。受信側装置３２では
、受信したシリアルデータを遅延調整回路２５で受信側
のクロックＳ。に位相が合うように時間τ！たけ遅延さ
せる。遅延したシリアルデータはシフトレジスタ２６の
シリアル入力端子りに入力される。受信側クロックＳ。
も周波数変換回路２８でクロック周波数を１ユ倍に上げ
てシフトレジスタ２６とフレーム検出回路２７のクロッ
ク端子Ｃに入力される。シフトレジスタ２６ではクロッ
クの立上りまたは立下シ時に入力したデータをシフトし
ていき、シフトしていった（ｎ＋１）ビットのパラレル
出力のうちｎビットをラッチ回路２９へ出力し、１ビツ
トをフレーム検出回路２７へ出力する。フレーム検出回
路２７ではフレーム信号を検出した時に、ラッチ回路２
９にパルスを送出し、ラッチ回路２９では該パルスが送
られてきた時にシフトレジスタ２６のｎビットのパラレ
ル出力をラッチする。ラッチした結果が受信したデータ
となる。以上の動作によりｎビットのパラレルデータを
送受信することができる。
てシフトレジスタ２６とフレーム検出回路２７のクロッ
ク端子Ｃに入力される。シフトレジスタ２６ではクロッ
クの立上りまたは立下シ時に入力したデータをシフトし
ていき、シフトしていった（ｎ＋１）ビットのパラレル
出力のうちｎビットをラッチ回路２９へ出力し、１ビツ
トをフレーム検出回路２７へ出力する。フレーム検出回
路２７ではフレーム信号を検出した時に、ラッチ回路２
９にパルスを送出し、ラッチ回路２９では該パルスが送
られてきた時にシフトレジスタ２６のｎビットのパラレ
ル出力をラッチする。ラッチした結果が受信したデータ
となる。以上の動作によりｎビットのパラレルデータを
送受信することができる。
上述した従来例は、ｎビットのパラレルデータに１ビツ
トフレ一ム信号を追加しなければならず、回路構成の複
雑なりロックの周波数変換回路やフレーム発生訃よび検
出回路が必要になるという欠点がある。
トフレ一ム信号を追加しなければならず、回路構成の複
雑なりロックの周波数変換回路やフレーム発生訃よび検
出回路が必要になるという欠点がある。
本発明は従来の欠点を解消し、フレーム信号が無くても
正常にｎビットのパラレルデータを送受信することがで
き、フレーム信号を用いた時に必要となる回路構成の複
雑なりロックの周波数変換回路やフレーム発生および検
出回路が不用な簡単な回路構成の信号送受信装置を提供
することを目的とする。
正常にｎビットのパラレルデータを送受信することがで
き、フレーム信号を用いた時に必要となる回路構成の複
雑なりロックの周波数変換回路やフレーム発生および検
出回路が不用な簡単な回路構成の信号送受信装置を提供
することを目的とする。
本発明の信号送受信装置は、上記目的を達成するため、
第一の発明は、ｎビットのパラレルデータをシリアルデ
ータに変換して送信する送信側装置および前記送信側装
置から送信されるシリアルデータをパラレルデータに変
換する受信側装置を備えた信号送受信装置において、前
記送信側装置は、ｎビットの特定パターンをパラレルに
発生出力する特定パターン発生回路と、別途送られてく
るセレクト信号によってｎビットのパラレルデータか、
前記特定パターン発生回路から出力するｎビットの出力
かを選択するセレクタと、別に入力されるクロックを計
数し、ｎビットの周期ごとにパルスを発生する第１のカ
ウンタと、前記セレクタから出力するｎビットのパラレ
ル出力カパラレル入力端子に入力し、前記第１のカウン
タの出力がセレクト端子に入力し、前記クロックがクロ
ック端子に入力し、前記第１のカウンタの出力にｎビッ
トごとのパルスを出力し、かつクロックの立上９または
立下りの時に前記セレクタから出力するｎビットの出力
データをラッチし、前記第１のカウンタの出力にｎビッ
トごとのパルスが出力されていない時はクロックの立上
りまたは立下９時ごとに前記ラッチしたｎビットの出力
データをシフトし、前記シフトしたｎビットの出力デー
タを前記送信側装置の出力データとする第１のシフトレ
ジスタとを具備し、前記受信側装置は、前記送信側装置
から受信したデータと前記受信側装置のクロックとの位
相を合わせる手段と、前記受信側装置のクロックと位相
が合わせられた受信したデータが入力端子に入力し、別
途送られてくるセット信号がセット端子に入力し、別に
入力されるクロックがクロック端子に入力し、前記受信
したデータをクロックを用いてラッチし、前記ラッチし
た受信したデータを識別してあらかじめ設定されたｎビ
ットの特定パターンを検出し、前記セット信号がオン状
態になっている時にパルスを出力する特定パターン検出
回路と、前記受信側装置のクロックと位相が合わせられ
た受信したデータが入力端子に入力し、前記別に入力さ
れるクロックがクロック端子に入力し、クロックの立上
りまたは立下シ時に前記受信したデータをシフトし、現
時点での受信したデータから（ｎ−１）ビットシフトし
たデータまでのｎビットのデータを出力する第２のシフ
トレジスタと、前記別に入力されるクロックがクロック
端子に入力し、前記特定パターン検出回路の出力がクリ
ア端子に入力し、前記クロック端子に入力するクロック
を計数しｎビットの周期ごとにパルスを発生し、前記ク
リア端子にパルスが入力しかつ前記クロックの立上υま
たは立下り時に計数値をクリアする第２０カウンタと、
前記第２の７フトレジスタから出力するｎビットのデー
タがｎ個のパラレル入力端子に入力し、前記第２のカウ
ンタから発生する出力パルスの立上りまたは立下シ時に
前記第２のシフトレジスタから出力するｎビットのデー
タをラッチし、ｎビットのパラレルデータを出力するラ
ッチ回路とを具備してなることを特徴とする。
第一の発明は、ｎビットのパラレルデータをシリアルデ
ータに変換して送信する送信側装置および前記送信側装
置から送信されるシリアルデータをパラレルデータに変
換する受信側装置を備えた信号送受信装置において、前
記送信側装置は、ｎビットの特定パターンをパラレルに
発生出力する特定パターン発生回路と、別途送られてく
るセレクト信号によってｎビットのパラレルデータか、
前記特定パターン発生回路から出力するｎビットの出力
かを選択するセレクタと、別に入力されるクロックを計
数し、ｎビットの周期ごとにパルスを発生する第１のカ
ウンタと、前記セレクタから出力するｎビットのパラレ
ル出力カパラレル入力端子に入力し、前記第１のカウン
タの出力がセレクト端子に入力し、前記クロックがクロ
ック端子に入力し、前記第１のカウンタの出力にｎビッ
トごとのパルスを出力し、かつクロックの立上９または
立下りの時に前記セレクタから出力するｎビットの出力
データをラッチし、前記第１のカウンタの出力にｎビッ
トごとのパルスが出力されていない時はクロックの立上
りまたは立下９時ごとに前記ラッチしたｎビットの出力
データをシフトし、前記シフトしたｎビットの出力デー
タを前記送信側装置の出力データとする第１のシフトレ
ジスタとを具備し、前記受信側装置は、前記送信側装置
から受信したデータと前記受信側装置のクロックとの位
相を合わせる手段と、前記受信側装置のクロックと位相
が合わせられた受信したデータが入力端子に入力し、別
途送られてくるセット信号がセット端子に入力し、別に
入力されるクロックがクロック端子に入力し、前記受信
したデータをクロックを用いてラッチし、前記ラッチし
た受信したデータを識別してあらかじめ設定されたｎビ
ットの特定パターンを検出し、前記セット信号がオン状
態になっている時にパルスを出力する特定パターン検出
回路と、前記受信側装置のクロックと位相が合わせられ
た受信したデータが入力端子に入力し、前記別に入力さ
れるクロックがクロック端子に入力し、クロックの立上
りまたは立下シ時に前記受信したデータをシフトし、現
時点での受信したデータから（ｎ−１）ビットシフトし
たデータまでのｎビットのデータを出力する第２のシフ
トレジスタと、前記別に入力されるクロックがクロック
端子に入力し、前記特定パターン検出回路の出力がクリ
ア端子に入力し、前記クロック端子に入力するクロック
を計数しｎビットの周期ごとにパルスを発生し、前記ク
リア端子にパルスが入力しかつ前記クロックの立上υま
たは立下り時に計数値をクリアする第２０カウンタと、
前記第２の７フトレジスタから出力するｎビットのデー
タがｎ個のパラレル入力端子に入力し、前記第２のカウ
ンタから発生する出力パルスの立上りまたは立下シ時に
前記第２のシフトレジスタから出力するｎビットのデー
タをラッチし、ｎビットのパラレルデータを出力するラ
ッチ回路とを具備してなることを特徴とする。
また第二の発明は、第一の発明の受信側装置における送
信側装置から受信したデータと受信側装置のクロックと
の位相を合わせる手段の代替手段として、送信側装置か
ら受信したデータからクロックを抽出して受信側装置の
クロックとする手段を要件とし、第一の発明と同等の効
果を得ることを特徴とするものである。
信側装置から受信したデータと受信側装置のクロックと
の位相を合わせる手段の代替手段として、送信側装置か
ら受信したデータからクロックを抽出して受信側装置の
クロックとする手段を要件とし、第一の発明と同等の効
果を得ることを特徴とするものである。
すなわちｎビットのパラレルデータをシリアルデータに
変換して送信する送信側装置および前記送信側装置がら
送信されるシリアルデータをパラレルデータに変換する
受信側装置を備えた信号送受信装置に訃いて、前記送信
側装置は、ｎビットの特定パターンをパラレルに発生出
力する特定パターン発生回路と、別途送られてくるセレ
クト信号によってｎビットのパラレルデータか、前記特
定パターン発生回路から出力するｎビットの出力かを選
択するセレクタと、別に入力されるクロックを計数し、
ｎビットの周期ごとにパルスを発生する第１のカウンタ
と、前記セレクタから出力するｎビットのパラレル出力
がパラレル入力端子に入力し、前記第１のカウンタの出
力がセレクト端子に入力し、前記クロックがクロック端
子に入力し、前記第１のカウンタの出力にｎビットごと
のパルスを出力し、かつクロックの立上９または立下り
の時に前記セレクタから出力するｎビットの出力データ
をラッチし、前記第１のカウンタの出力にｎビットごと
のパルスが出力されていない時はクロックの立上りまた
は立下シ時ごとに前記ラッチしたｎビットの出力データ
をシフトし、前記シフトしたｎビットの出力データを前
記送信側装置の出力データとする第１のシフトレジスタ
トラ具備し、前記受信側装置は、前記送信側装置から受
信したデータからクロックを抽出して前記受信側装置の
クロックとする手段と、前記送信側装置から受信したデ
ータが入力端子に入力し、別途送られてくるセット信号
がセット端子に入力し、前記受信側装置のクロックがク
ロック端子に入力し、前記受信したデータをクロックを
用いてラッチし、前記ラッチした受信したデータを識別
してあらかじめ設定されたｎビットの特定パターンを検
出し、前記セット信号がオン状態になっている時にパル
スを出力する特定パターン検出回路と、前記送信側装置
から受信したデータが入力端子に入力し、前記受信側装
置のクロックがクロック端子に入力し、クロックの立上
りまたは立下り時に前記受信したデータを７フトし、現
時点での受信したデータから（ｎ−１）ビットシフトし
たデータまでのｎビットのデータを出力する第２のシフ
トレジスタと、前記受信側装置のクロックがクロック端
子に入力し、前記特定パターン検出回路の出力がクリア
端子に入力し、前記クロック端子に入力するクロックを
計数しｎビットの周期ごとにパルスを発生し、前記クリ
ア端子にパルスが入力しかつ前記クロックの立上りまた
は立下シ時に計数値をクリアする第２のカウンタと、前
記第２のシフトレジスタから出力するｎビットのデータ
がｎ個のパラレル入力端子に入力し、前記第２のカウン
タから発生する出力パルスの立上りまたは立下り時に前
記第２のシフトレジスタから出力するｎビットのデータ
をラッチし、ｎビットのパラレルデータを出力するラッ
チ回路とを具備してなることを特徴とする。
変換して送信する送信側装置および前記送信側装置がら
送信されるシリアルデータをパラレルデータに変換する
受信側装置を備えた信号送受信装置に訃いて、前記送信
側装置は、ｎビットの特定パターンをパラレルに発生出
力する特定パターン発生回路と、別途送られてくるセレ
クト信号によってｎビットのパラレルデータか、前記特
定パターン発生回路から出力するｎビットの出力かを選
択するセレクタと、別に入力されるクロックを計数し、
ｎビットの周期ごとにパルスを発生する第１のカウンタ
と、前記セレクタから出力するｎビットのパラレル出力
がパラレル入力端子に入力し、前記第１のカウンタの出
力がセレクト端子に入力し、前記クロックがクロック端
子に入力し、前記第１のカウンタの出力にｎビットごと
のパルスを出力し、かつクロックの立上９または立下り
の時に前記セレクタから出力するｎビットの出力データ
をラッチし、前記第１のカウンタの出力にｎビットごと
のパルスが出力されていない時はクロックの立上りまた
は立下シ時ごとに前記ラッチしたｎビットの出力データ
をシフトし、前記シフトしたｎビットの出力データを前
記送信側装置の出力データとする第１のシフトレジスタ
トラ具備し、前記受信側装置は、前記送信側装置から受
信したデータからクロックを抽出して前記受信側装置の
クロックとする手段と、前記送信側装置から受信したデ
ータが入力端子に入力し、別途送られてくるセット信号
がセット端子に入力し、前記受信側装置のクロックがク
ロック端子に入力し、前記受信したデータをクロックを
用いてラッチし、前記ラッチした受信したデータを識別
してあらかじめ設定されたｎビットの特定パターンを検
出し、前記セット信号がオン状態になっている時にパル
スを出力する特定パターン検出回路と、前記送信側装置
から受信したデータが入力端子に入力し、前記受信側装
置のクロックがクロック端子に入力し、クロックの立上
りまたは立下り時に前記受信したデータを７フトし、現
時点での受信したデータから（ｎ−１）ビットシフトし
たデータまでのｎビットのデータを出力する第２のシフ
トレジスタと、前記受信側装置のクロックがクロック端
子に入力し、前記特定パターン検出回路の出力がクリア
端子に入力し、前記クロック端子に入力するクロックを
計数しｎビットの周期ごとにパルスを発生し、前記クリ
ア端子にパルスが入力しかつ前記クロックの立上りまた
は立下シ時に計数値をクリアする第２のカウンタと、前
記第２のシフトレジスタから出力するｎビットのデータ
がｎ個のパラレル入力端子に入力し、前記第２のカウン
タから発生する出力パルスの立上りまたは立下り時に前
記第２のシフトレジスタから出力するｎビットのデータ
をラッチし、ｎビットのパラレルデータを出力するラッ
チ回路とを具備してなることを特徴とする。
本発明は、送信側装置において、データを伝送する前に
セレクト信号によシセレクタで特定パターン発生回路の
出力を選択し第１のシフトレジスタと、第１のカウンタ
で並列直列変換し、受信側装置へ送出する。受信側装置
ではセット信号をオン状＠にしておき、特定パターン検
出回路で受信したデータから特定パターンを検出し、検
出したら第２０カウンタにクリア信号を送出する。即ち
このクリア信号はｎビットのデータの区切りの位置を設
定するためのものである。第２のシフトレジスタと第２
のカウンタとラッチ回路で直列並列変換を行い、並列デ
ータを出力する。次に送信側装置ではセレクト信号によ
り、セレクタでｎビットのパラレルデータを選択すると
ともに、受信側装置ではセット信号をオフ状態にし、特
定パターン検出回路において出力送出を禁止することに
よ’＞、ｎビットのパラレルデータの送受信が可能にな
る。以下図面にもとづき実施例について説明する。
セレクト信号によシセレクタで特定パターン発生回路の
出力を選択し第１のシフトレジスタと、第１のカウンタ
で並列直列変換し、受信側装置へ送出する。受信側装置
ではセット信号をオン状＠にしておき、特定パターン検
出回路で受信したデータから特定パターンを検出し、検
出したら第２０カウンタにクリア信号を送出する。即ち
このクリア信号はｎビットのデータの区切りの位置を設
定するためのものである。第２のシフトレジスタと第２
のカウンタとラッチ回路で直列並列変換を行い、並列デ
ータを出力する。次に送信側装置ではセレクト信号によ
り、セレクタでｎビットのパラレルデータを選択すると
ともに、受信側装置ではセット信号をオフ状態にし、特
定パターン検出回路において出力送出を禁止することに
よ’＞、ｎビットのパラレルデータの送受信が可能にな
る。以下図面にもとづき実施例について説明する。
第１図は本発明の実施例の構成図であり、第２図は第１
図の実施例の動作を説明するためのタイミングチャート
である。第２図を用いて第１図の動作を説明する。
図の実施例の動作を説明するためのタイミングチャート
である。第２図を用いて第１図の動作を説明する。
送信側装置１０１では、ｎビットのパラレルデータがセ
レクタ２の入力端子ＩＯ３−工ｏｎに入力されｎビット
の特定パターン発生回路１の出力が１１１〜■、ｎに入
力されている。第２図はｎ ＝ ４の場合であシ、特定
パターンを［１０００Ｊとしている。クロックＳ。はカ
ウンタ４に入力されｎビット毎にパルス（Ｈレベル）を
出力し、シフトレジスタ３のセレクト端子Ｓにデータ１
１ を送出する。データ１１のレベルとシフトレジスタ
３の状態は１対１に対応しており、データ１１がＨレベ
ルの時は入力端子Ｐ１〜ＰｎＩ７）ｎビットのパラレル
入力データをロード（ラッチ）Ｌ、Ｌレベルの時ハロー
ドしたデータをシフトするように設定しである。共にク
ロック端子Ｃに入力されたクロックの立上シ時点で変化
する。本構成では、フレーム信号が無イノで、データを
伝送する前にｎビットのデータ即ちタイムスロットの区
切シを通知するため、例えばｎビットのデータの先頭位
置を示すような特定パターンを最初に送出する。セレク
ト信号Ｓ８のレベルとセレクタ２の入力は１対１に対応
しておｐＬレベルの時は入力データ端子工。１〜工。。
レクタ２の入力端子ＩＯ３−工ｏｎに入力されｎビット
の特定パターン発生回路１の出力が１１１〜■、ｎに入
力されている。第２図はｎ ＝ ４の場合であシ、特定
パターンを［１０００Ｊとしている。クロックＳ。はカ
ウンタ４に入力されｎビット毎にパルス（Ｈレベル）を
出力し、シフトレジスタ３のセレクト端子Ｓにデータ１
１ を送出する。データ１１のレベルとシフトレジスタ
３の状態は１対１に対応しており、データ１１がＨレベ
ルの時は入力端子Ｐ１〜ＰｎＩ７）ｎビットのパラレル
入力データをロード（ラッチ）Ｌ、Ｌレベルの時ハロー
ドしたデータをシフトするように設定しである。共にク
ロック端子Ｃに入力されたクロックの立上シ時点で変化
する。本構成では、フレーム信号が無イノで、データを
伝送する前にｎビットのデータ即ちタイムスロットの区
切シを通知するため、例えばｎビットのデータの先頭位
置を示すような特定パターンを最初に送出する。セレク
ト信号Ｓ８のレベルとセレクタ２の入力は１対１に対応
しておｐＬレベルの時は入力データ端子工。１〜工。。
側ｔ−１Ｈレベルの時は特定パターンの入力端子工１１
〜Ｉ、ｎ側を選択して出力端子Ｏ２〜Ｏｎから出力する
。時刻ｔ１では、セレクト信号Ｓ８がＨレベルであシ、
シフトレジスタ３の入力端子Ｐ１〜Ｐｎには特定パター
ン発生回路１の特定パターンが入力さし、データ１１は
Ｈレベルなので７７トレジスタ３にロードする。時刻ｔ
４まではデータ１１はＬレベルとなるので、クロック信
号Ｓ０の立上シ毎にシフトレジスタ３でロードしたデー
タをシフトしていく（データ１２）。受信側装置１０２
では、データ１２を受信し、遅延調整回路５で受信側ク
ロックｓｏに位相を合わせるため受信データを時間τ、
たけ遅延させ（データ１３）、特定パターン検出回路６
およびシフトレジスタ７の入力端子りに入力する。特定
パターン検出回路６ではセット信号ＳＴがオン状態にな
ると（第２図ではオン状態の場合を示す）、入力データ
を１ビツトずつラッチしていきｎビットが特定パターン
と認識した時（時刻ｔ３）、出力（データ１６）をＨレ
ベルとする。カウンタ８ではデータ１６がクリア端子Ｒ
に入力さレデータ１６がＨレベルでクロックの立下す時
（時刻ｔＳ）に計数値をクリアするとともに出力（デー
タ１７）をＨレベルとする。このようにしてカウンタ８
のｎビットの入力データを読み取る位相関係を時刻ｔ２
の位相から正規のｎビットのデータを正しく読み取れる
時刻ｔ５の位相に変える。データ１３はシフトレジスタ
７でクロックの立上少時毎にシフトされそのｎビットの
パラレル出力をラッチ回路９に入力し、データ１７の立
上シ時点でラッチされる。時刻ｔ４ではセレクト信号Ｓ
ＦｌがＬレベルでデータ１１がＨレベルになっているた
めｎビットのパラレルデータがシフトレジスタ３にロー
ドされ、前述した動作によって時刻ｔ８で受信側装置で
正常にパラレルデータ（Ｂ＋〜Ｂ４ ）を受信すること
ができ、以降も同様に正常なデータを受信できる。この
時セット信号ＳＴをオフ状態にしておけば途中で過熱特
定パターンと同一のデータを受信してもカウンタ８にク
リア信号を送出することがない。以上の動作によシ順次
パラレルデータを送受信することができる。第１図では
受信データを遅延調整回路５で遅延させて受信クロック
と位相を合わせたがクロック側を遅延させて調整しても
よく、また受信データからクロックを抽出して受信側ク
ロックとして使用する場合でも同様に動作が可能となる
。
〜Ｉ、ｎ側を選択して出力端子Ｏ２〜Ｏｎから出力する
。時刻ｔ１では、セレクト信号Ｓ８がＨレベルであシ、
シフトレジスタ３の入力端子Ｐ１〜Ｐｎには特定パター
ン発生回路１の特定パターンが入力さし、データ１１は
Ｈレベルなので７７トレジスタ３にロードする。時刻ｔ
４まではデータ１１はＬレベルとなるので、クロック信
号Ｓ０の立上シ毎にシフトレジスタ３でロードしたデー
タをシフトしていく（データ１２）。受信側装置１０２
では、データ１２を受信し、遅延調整回路５で受信側ク
ロックｓｏに位相を合わせるため受信データを時間τ、
たけ遅延させ（データ１３）、特定パターン検出回路６
およびシフトレジスタ７の入力端子りに入力する。特定
パターン検出回路６ではセット信号ＳＴがオン状態にな
ると（第２図ではオン状態の場合を示す）、入力データ
を１ビツトずつラッチしていきｎビットが特定パターン
と認識した時（時刻ｔ３）、出力（データ１６）をＨレ
ベルとする。カウンタ８ではデータ１６がクリア端子Ｒ
に入力さレデータ１６がＨレベルでクロックの立下す時
（時刻ｔＳ）に計数値をクリアするとともに出力（デー
タ１７）をＨレベルとする。このようにしてカウンタ８
のｎビットの入力データを読み取る位相関係を時刻ｔ２
の位相から正規のｎビットのデータを正しく読み取れる
時刻ｔ５の位相に変える。データ１３はシフトレジスタ
７でクロックの立上少時毎にシフトされそのｎビットの
パラレル出力をラッチ回路９に入力し、データ１７の立
上シ時点でラッチされる。時刻ｔ４ではセレクト信号Ｓ
ＦｌがＬレベルでデータ１１がＨレベルになっているた
めｎビットのパラレルデータがシフトレジスタ３にロー
ドされ、前述した動作によって時刻ｔ８で受信側装置で
正常にパラレルデータ（Ｂ＋〜Ｂ４ ）を受信すること
ができ、以降も同様に正常なデータを受信できる。この
時セット信号ＳＴをオフ状態にしておけば途中で過熱特
定パターンと同一のデータを受信してもカウンタ８にク
リア信号を送出することがない。以上の動作によシ順次
パラレルデータを送受信することができる。第１図では
受信データを遅延調整回路５で遅延させて受信クロック
と位相を合わせたがクロック側を遅延させて調整しても
よく、また受信データからクロックを抽出して受信側ク
ロックとして使用する場合でも同様に動作が可能となる
。
第３図に、回路動作は第１図の実施例について上述した
ところから容易に理解されるので詳細説明は省略するが
、送信側装置から受信したデータからクロックを抽出し
て受信側クロックとして使用する本発明の他の実施例の
構成を示す。第１図と同じ符号は同じ部分を示し、１０
がクロック抽出回路である。
ところから容易に理解されるので詳細説明は省略するが
、送信側装置から受信したデータからクロックを抽出し
て受信側クロックとして使用する本発明の他の実施例の
構成を示す。第１図と同じ符号は同じ部分を示し、１０
がクロック抽出回路である。
以上説明したように本願第一の発明および第二の発明は
、パラレルデータを送出する前に特定パターンを送出し
受信側装置で受信した特定パターンからｎビットのデー
タの区切シ、すなわちタイムスロットを識別し、以後ｎ
ビット毎に直列並列変換を行ってｎビットのパラレルデ
ータを送出することによりフレーム信号が無くても正常
にｎビットのパラレルデータを送受信することができ、
フレーム信号を用いた時に必要となる回路構成の複雑な
周波数変換回路やフレーム発生回路およびフレーム検出
回路が不用となシ、回路構成が簡単になる利点があり、
とくに、例えば本発明の信号送受信装置を映像等のアナ
ログ情報をディジタル化し、ディジタル信号を交換する
ディジタル回線交換機の技術分野に適用してその効果顕
著である。
、パラレルデータを送出する前に特定パターンを送出し
受信側装置で受信した特定パターンからｎビットのデー
タの区切シ、すなわちタイムスロットを識別し、以後ｎ
ビット毎に直列並列変換を行ってｎビットのパラレルデ
ータを送出することによりフレーム信号が無くても正常
にｎビットのパラレルデータを送受信することができ、
フレーム信号を用いた時に必要となる回路構成の複雑な
周波数変換回路やフレーム発生回路およびフレーム検出
回路が不用となシ、回路構成が簡単になる利点があり、
とくに、例えば本発明の信号送受信装置を映像等のアナ
ログ情報をディジタル化し、ディジタル信号を交換する
ディジタル回線交換機の技術分野に適用してその効果顕
著である。
第１図は本発明の一実施例構成図、第２図は第１図の実
施例の動作を説明するためのタイミングチャート、第３
図は本発明の他の実施例構成図、第４図は従来の信号送
受信装置側構成図である。 １・・・特定パターン発生回路、２・・・セレクタ、３
゜７．２４．２６・・・シフトレジスタ、４，８．２３
・・・カウンタ、５．２５・・・遅延調整回路、６・・
・特定パターン検出回路、９．２９・・・ラッチ回路、
１０・・・クロック抽出回路、２１・・・フレーム発生
回路、２２．２８・・・周波数変換回路、２７・・・フ
レーム検出回路、τ１．τ。 ・・・遅延時間、Ａ１−Ａ４ ＋ Ｂ １〜Ｂ４＋Ｃ＋
〜Ｃ４＋ Ｙ１〜Ｙ４．ｚ１〜Ｚ４・・・データ、Ｎ
、ｔ２＋ ｔ３．ｔ４．ｔ５゜ｔ６． ｔ７＋ ｔ８・
・・時刻 特許出願人 日本電信電話株式会社
施例の動作を説明するためのタイミングチャート、第３
図は本発明の他の実施例構成図、第４図は従来の信号送
受信装置側構成図である。 １・・・特定パターン発生回路、２・・・セレクタ、３
゜７．２４．２６・・・シフトレジスタ、４，８．２３
・・・カウンタ、５．２５・・・遅延調整回路、６・・
・特定パターン検出回路、９．２９・・・ラッチ回路、
１０・・・クロック抽出回路、２１・・・フレーム発生
回路、２２．２８・・・周波数変換回路、２７・・・フ
レーム検出回路、τ１．τ。 ・・・遅延時間、Ａ１−Ａ４ ＋ Ｂ １〜Ｂ４＋Ｃ＋
〜Ｃ４＋ Ｙ１〜Ｙ４．ｚ１〜Ｚ４・・・データ、Ｎ
、ｔ２＋ ｔ３．ｔ４．ｔ５゜ｔ６． ｔ７＋ ｔ８・
・・時刻 特許出願人 日本電信電話株式会社
Claims (2)
- （１）ｎビットのパラレルデータをシリアルデータに変
換して送信する送信側装置および前記送信側装置から送
信されるシリアルデータをパラレルデータに変換する受
信側装置を備えた信号送受信装置において、 前記送信側装置は、 ｎビットの特定パターンをパラレルに発生出力する特定
パターン発生回路と、 別途送られてくるセレクト信号によつてｎビットのパラ
レルデータか、前記特定パターン発生回路から出力する
ｎビットの出力かを選択するセレクタと、 別に入力されるクロックを計数し、ｎビットの周期ごと
にパルスを発生する第１のカウンタと、前記セレクタか
ら出力するｎビットのパラレル出力がパラレル入力端子
に入力し、前記第１のカウンタの出力がセレクタ端子に
入力し、前記クロックがクロック端子に入力し、前記第
１のカウンタの出力にｎビットごとのパルスを出力し、
かつクロックの立上りまたは立下りの時に前記セレクタ
から出力するｎビットの出力データをラッチし、前記第
１のカウンタの出力にｎビットごとのパルスが出力され
ていない時はクロックの立上りまたは立下り時ごとに前
記ラッチしたｎビットの出力データをシフトし、前記シ
フトしたｎビットの出力データを前記送信側装置の出力
データとする第１のシフトレジスタとを具備し、 前記受信側装置は、 前記送信側装置から受信したデータと前記受信側装置の
クロックとの位相を合わせる手段と前記受信側装置のク
ロックと位相が合わせられた受信したデータが入力端子
に入力し、別途送られてくるセット信号がセット端子に
入力し、別に入力されるクロックがクロック端子に入力
し、前記受信したデータをクロックを用いてラッチし、
前記ラッチした受信したデータを識別してあらかじめ設
定されたｎビットの特定パターンを検出し、前記セット
信号がオン状態になつている時にパルスを出力する特定
パターン検出回路と、 前記受信側装置のクロックと位相が合わせられた受信し
たデータが入力端子に入力し、前記別に入力されるクロ
ックがクロック端子に入力し、クロックの立上りまたは
立下り時に前記受信したデータをシフトし、現時点での
受信したデータから（ｎ−１）ビットシフトしたデータ
までのｎビットのデータを出力する第２のシフトレジス
タと、前記別に入力されるクロックがクロック端子に入
力し、前記特定パターン検出回路の出力がクリア端子に
入力し、前記クロック端子に入力するクロックを計数し
ｎビットの周期ごとにパルスを発生し、前記クリア端子
にパルスが入力しかつ前記クロックの立上りまたは立下
り時に計数値をクリアする第２のカウンタと、 前記第２のシフトレジスタから出力するｎビットのデー
タがｎ個のパラレル入力端子に入力し、前記第２のカウ
ンタから発生する出力パルスの立上りまたは立下り時に
前記第２のシフトレジスタから出力するｎビットのデー
タをラッチし、ｎビットのパラレルデータを出力するラ
ッチ回路とを具備してなる ことを特徴とする信号送受信装置。 - （２）ｎビットのパラレルデータをシリアルデータに変
換して送信する送信側装置および前記送信側装置から送
信されるシリアルデータをパラレルデータに変換する受
信側装置を備えた信号送受信装置において、 前記送信側装置は、 ｎビットの特定パターンをパラレルに発生出力する特定
パターン発生回路と、 別途送られてくるセレクト信号によつてｎビットのパラ
レルデータか、前記特定パターン発生回路から出力する
ｎビットの出力かを選択するセレクタと、 別に入力されるクロックを計数し、ｎビットの周期ごと
にパルスを発生する第１のカウンタと、前記セレクタか
ら出力するｎビットのパラレル出力がパラレル入力端子
に入力し、前記第１のカウンタの出力がセレクト端子に
入力し、前記クロックがクロック端子に入力し、前記第
１のカウンタの出力にｎビットごとのパルスを出力し、
かつクロックの立上りまたは立下りの時に前記セレクタ
から出力するｎビットの出力データをラッチし、前記第
１のカウンタの出力にｎビットごとのパルスが出力され
ていない時はクロックの立上りまたは立下り時ごとに前
記ラッチしたｎビットの出力データをシフトし、前記シ
フトしたｎビットの出力データを前記送信側装置の出力
データとする第１のシフトレジスタとを具備し、 前記受信側装置は、 前記送信側装置から受信したデータからクロックを抽出
して前記受信側装置のクロックとする手段と、 前記送信側装置から受信したデータが入力端子に入力し
、別途送られてくるセット信号がセット端子に入力し、
前記受信側装置のクロックがクロック端子に入力し、前
記受信したデータをクロックを用いてラッチし、前記ラ
ッチした受信したデータを識別してあらかじめ設定され
たｎビットの特定パターンを検出し、前記セット信号が
オン状態になつている時にパルスを出力する特定パター
ン検出回路と、 前記送信側装置から受信したデータが入力端子に入力し
、前記受信側装置のクロックがクロック端子に入力し、
クロックの立上りまたは立下り時に前記受信したデータ
をシフトし、現時点での受信したデータから（ｎ−１）
ビットシフトしたデータまでのｎビットのデータを出力
する第２のシフトレジスタと、 前記受信側装置のクロックがクロック端子に入力し、前
記特定パターン検出回路の出力がクリア端子に入力し、
前記クロック端子に入力するクロックを計数しｎビット
の周期ごとにパルスを発生し、前記クリア端子にパルス
が入力しかつ前記クロックの立上りまたは立下り時に計
数値をクリアする第２のカウンタと、 前記第２のシフトレジスタから出力するｎビットのデー
タがｎ個のパラレル入力端子に入力し、前記第２のカウ
ンタから発生する出力パルスの立上りまたは立下り時に
前記第２のシフトレジスタから出力するｎビットのデー
タをラッチし、ｎビットのパラレルデータを出力するラ
ッチ回路とを具備してなる ことを特徴とする信号送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284932A JPH02131023A (ja) | 1988-11-11 | 1988-11-11 | 信号送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284932A JPH02131023A (ja) | 1988-11-11 | 1988-11-11 | 信号送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02131023A true JPH02131023A (ja) | 1990-05-18 |
Family
ID=17684926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284932A Pending JPH02131023A (ja) | 1988-11-11 | 1988-11-11 | 信号送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02131023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246550A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 可変長シリアルデータ通信方式 |
-
1988
- 1988-11-11 JP JP63284932A patent/JPH02131023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246550A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 可変長シリアルデータ通信方式 |
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