JPH0758971B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0758971B2 JPH0758971B2 JP1230319A JP23031989A JPH0758971B2 JP H0758971 B2 JPH0758971 B2 JP H0758971B2 JP 1230319 A JP1230319 A JP 1230319A JP 23031989 A JP23031989 A JP 23031989A JP H0758971 B2 JPH0758971 B2 JP H0758971B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、通信網との間でデータをシリアルに送受信
する通信制御装置に関し、特に高速なローカルエリアネ
ットワークにおいて使用される通信制御装置に関する。
する通信制御装置に関し、特に高速なローカルエリアネ
ットワークにおいて使用される通信制御装置に関する。
（従来の技術） 近年、LAN（Local Area Network）におけるデータ転
送の高速化がなされているが、特に、IEEE 802.5で規
格化されたトークンリング方式のLANにおける高速化が
注目されている。
送の高速化がなされているが、特に、IEEE 802.5で規
格化されたトークンリング方式のLANにおける高速化が
注目されている。
このトークンリング方式で使用される通信データでは、
差分マンチェスタコード（DMコード）と呼ばれる符号が
用いられている。このコード形式は、第17図に示すよう
に、情報単位となるデータを転送する１ビット時間を前
半部分と後半部分とに２分して、前半部分は前ビットの
後半部分、後半部分は前半部分とそれぞれ信号レベルを
比較し、反転／非反転の組み合せで４状態を表現したも
のである。それらの状態は第17図に示すように“J",
“K",“1",“0"と呼ぶ。
差分マンチェスタコード（DMコード）と呼ばれる符号が
用いられている。このコード形式は、第17図に示すよう
に、情報単位となるデータを転送する１ビット時間を前
半部分と後半部分とに２分して、前半部分は前ビットの
後半部分、後半部分は前半部分とそれぞれ信号レベルを
比較し、反転／非反転の組み合せで４状態を表現したも
のである。それらの状態は第17図に示すように“J",
“K",“1",“0"と呼ぶ。
ここで、非反転の場合は“1"、反転している場合には
“0"を割振ると、“j",“K",“1",“0"のDMコードを、
“11",“01",“10",“00"の４通りの２進数表現に置き
かえることができる。このコードを適宜的にERコードと
呼ぶ。ここで、ERコードの下位ビットをコードバイオレ
ーションビットと呼び、上位ビットをデータビットと呼
ぶものとする。
“0"を割振ると、“j",“K",“1",“0"のDMコードを、
“11",“01",“10",“00"の４通りの２進数表現に置き
かえることができる。このコードを適宜的にERコードと
呼ぶ。ここで、ERコードの下位ビットをコードバイオレ
ーションビットと呼び、上位ビットをデータビットと呼
ぶものとする。
また、第17図に示すような１情報単位が連続した通信デ
ータにおいて、それぞれの情報単位の境界を示す識別子
はそれぞれの情報単位には付加されていない。このた
め、情報単位の後半部分と引続く情報単位の前半部分と
の２ビットから１つの情報単位が形成されて認識される
おそれがある。これを防止するために、DMコード表示で
“JKOJKOOO"の組合せをデータの開始，境界の識別コー
ドとして、開始デリミタ（SD,Start Delimiter）と呼
び、このコードに続く２ビット単位を情報単位として判
別している。
ータにおいて、それぞれの情報単位の境界を示す識別子
はそれぞれの情報単位には付加されていない。このた
め、情報単位の後半部分と引続く情報単位の前半部分と
の２ビットから１つの情報単位が形成されて認識される
おそれがある。これを防止するために、DMコード表示で
“JKOJKOOO"の組合せをデータの開始，境界の識別コー
ドとして、開始デリミタ（SD,Start Delimiter）と呼
び、このコードに続く２ビット単位を情報単位として判
別している。
このようなDMコードを使用した従来のトークンリング方
式におけるLANシステムの端末部は、例えば第18図に示
すように構成されたものがある。
式におけるLANシステムの端末部は、例えば第18図に示
すように構成されたものがある。
第18図において、メディアインタフェース１はアナログ
回路を主体として構成されており、ネットワークから与
えられる微弱な入力信号から論理レベルを有する受信デ
ータを再生するとともに、入力信号に重畳されている受
信クロック信号を抽出する。再生された受信データは、
受信データを処理するデータ処理装置３に入力される受
信情報に、抽出された受信クロック信号に同期してネッ
トワークコントロール装置２によって変換され、データ
処理装置３に与えられる。
回路を主体として構成されており、ネットワークから与
えられる微弱な入力信号から論理レベルを有する受信デ
ータを再生するとともに、入力信号に重畳されている受
信クロック信号を抽出する。再生された受信データは、
受信データを処理するデータ処理装置３に入力される受
信情報に、抽出された受信クロック信号に同期してネッ
トワークコントロール装置２によって変換され、データ
処理装置３に与えられる。
データ処理装置３で処理されてネットワークに出力され
る送信情報は、ネットワークコントロール装置２によっ
て送信データに変換され、送信データは、メディアイン
タフェース１によってネットワークに出力されるアナロ
グの出力信号に変換されて送信される。
る送信情報は、ネットワークコントロール装置２によっ
て送信データに変換され、送信データは、メディアイン
タフェース１によってネットワークに出力されるアナロ
グの出力信号に変換されて送信される。
このような構成において、通信データは直列ビット列と
してネットワークを転送され、メディアインタフェース
１を介して送受信されている。このため、メディアイン
タフェース１とネットワークコントロール装置２間で
は、送受信データが１ビットづつシリアルに各々対応し
た１本の送信データ線４、受信データ線５を介して転送
され、また、受信クロック信号が受信クロック線６を介
してメディアインタフェース１からネットワークコント
ロール装置２に与えられている。
してネットワークを転送され、メディアインタフェース
１を介して送受信されている。このため、メディアイン
タフェース１とネットワークコントロール装置２間で
は、送受信データが１ビットづつシリアルに各々対応し
た１本の送信データ線４、受信データ線５を介して転送
され、また、受信クロック信号が受信クロック線６を介
してメディアインタフェース１からネットワークコント
ロール装置２に与えられている。
したがって、前述したDMコードで表わされる送信データ
の１情報単位は、２ビットのERコードとして１ビットづ
つシリアルに送受信データ線4,5を転送されて、１ビッ
トづつ処理される。このため、メディアインタフェース
１及びネットワークコントロール装置２では、送受信デ
ータをDMコード単位ではなく、ビット単位で認識して処
理しなければならない。ゆえに、処理を実行するための
タイミングとなる受信クロック信号は、１情報単位の転
送速度、すなわち、１ビット時間に同期した周波数では
１情報単位をビット単位で処理することができないた
め、１情報単位の転送速度の２倍の周波数を有するクロ
ック信号でなければならない。
の１情報単位は、２ビットのERコードとして１ビットづ
つシリアルに送受信データ線4,5を転送されて、１ビッ
トづつ処理される。このため、メディアインタフェース
１及びネットワークコントロール装置２では、送受信デ
ータをDMコード単位ではなく、ビット単位で認識して処
理しなければならない。ゆえに、処理を実行するための
タイミングとなる受信クロック信号は、１情報単位の転
送速度、すなわち、１ビット時間に同期した周波数では
１情報単位をビット単位で処理することができないた
め、１情報単位の転送速度の２倍の周波数を有するクロ
ック信号でなければならない。
（発明が解決しようとする課題） 上述したように、DMコードを用いたトークンリング方式
のLANシステムにおいては、ネットワークを転送される
通信データを処理する際に、通信データの転送速度の２
倍の周波数を有するクロック信号が必要であった。
のLANシステムにおいては、ネットワークを転送される
通信データを処理する際に、通信データの転送速度の２
倍の周波数を有するクロック信号が必要であった。
このため、通信データにおける転送速度の高速化にとも
なってクロック信号を生成する回路は、高い周波数のク
ロック信号を発生するために、高速動作が要求されるこ
とになる。高速動作を実現しようとすると、多くの電力
が必要となり、消費電力の増大を招くことになる。さら
に、消費電力が増大することによって、大型の電源が必
要になるとともに、放熱のための構成を設けなければな
らない。このため、システムの小型化を困難にしてい
た。
なってクロック信号を生成する回路は、高い周波数のク
ロック信号を発生するために、高速動作が要求されるこ
とになる。高速動作を実現しようとすると、多くの電力
が必要となり、消費電力の増大を招くことになる。さら
に、消費電力が増大することによって、大型の電源が必
要になるとともに、放熱のための構成を設けなければな
らない。このため、システムの小型化を困難にしてい
た。
また、高速動作を実現するためには、回路を微細化しな
ければならない。さらに、信号の伝搬遅延時間を短縮し
なければならない。したがって、これらのことを実現す
るためには、回路設計やレイアウト設計ならびに製造が
極めて困難になるといった不具合を招くことになる。
ければならない。さらに、信号の伝搬遅延時間を短縮し
なければならない。したがって、これらのことを実現す
るためには、回路設計やレイアウト設計ならびに製造が
極めて困難になるといった不具合を招くことになる。
一方、送受信データ線を情報単位のビット数に応じて単
に並列化した場合には、メディアインタフェース１が開
始デリミタを検出して、検出結果をネットワークコント
ロール装置２に与えなければならない。このためには、
メディアインタフェース１に複雑な論理回路が必要とな
る。しかしながら、メディアインタフェース１は、アナ
ログ回路を主体として構成されているため、複雑な論理
回路を組み入れることは困難となっていた。
に並列化した場合には、メディアインタフェース１が開
始デリミタを検出して、検出結果をネットワークコント
ロール装置２に与えなければならない。このためには、
メディアインタフェース１に複雑な論理回路が必要とな
る。しかしながら、メディアインタフェース１は、アナ
ログ回路を主体として構成されているため、複雑な論理
回路を組み入れることは困難となっていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、ネットワークとの入出力
部の構成を複雑化することなく、通信データの処理クロ
ック周波数を通信データの転送速度と同等もしくはそれ
以下として、低消費電力化及び設計、製造の容易化を可
能とする通信制御装置を提供することにある。
り、その目的とするところは、ネットワークとの入出力
部の構成を複雑化することなく、通信データの処理クロ
ック周波数を通信データの転送速度と同等もしくはそれ
以下として、低消費電力化及び設計、製造の容易化を可
能とする通信制御装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明の第１の態様は、
通信網との間で通信データを直列データとして入出力手
段を介して制御手段の制御の下に送受信する通信制御装
置において、通信網から与えられる直列データを入力側
にｎビット毎に区切り、ｎビットの並列データに変換す
る変換手段と、前記ｎビットの並列データに同期したク
ロック信号を生成するクロック信号生成手段と、前記並
列データを前記クロック信号に同期して順次並列に取り
込み保持する保持部と、該保持部に保持された複数の並
列データに受信データの開始を示すデータ開始識別情報
が含まれるか否かを検出し、かつ前記データ開始識別情
報が並列データの中に配置された位置を示すアライメン
ト情報を生成する検出生成部と、該検出生成部によって
前記保持部に保持された並列データにデータ開始識別情
報が検出されると、データ開始識別情報を示す複数の並
列データに続いて前記保持部に保持される並列データか
ら前記アライメント情報に応じて受信データを抽出する
抽出部とからなる整列手段を備えて構成される。
通信網との間で通信データを直列データとして入出力手
段を介して制御手段の制御の下に送受信する通信制御装
置において、通信網から与えられる直列データを入力側
にｎビット毎に区切り、ｎビットの並列データに変換す
る変換手段と、前記ｎビットの並列データに同期したク
ロック信号を生成するクロック信号生成手段と、前記並
列データを前記クロック信号に同期して順次並列に取り
込み保持する保持部と、該保持部に保持された複数の並
列データに受信データの開始を示すデータ開始識別情報
が含まれるか否かを検出し、かつ前記データ開始識別情
報が並列データの中に配置された位置を示すアライメン
ト情報を生成する検出生成部と、該検出生成部によって
前記保持部に保持された並列データにデータ開始識別情
報が検出されると、データ開始識別情報を示す複数の並
列データに続いて前記保持部に保持される並列データか
ら前記アライメント情報に応じて受信データを抽出する
抽出部とからなる整列手段を備えて構成される。
この発明の第２の態様は、通信網との間で通信データを
直列データとして入出力手段を介して制御手段の制御の
下に送受信する通信制御装置において、通信網から与え
られる直列データを入力順にｎビット毎に区切り、ｎビ
ットの並列データに変換する変換手段と、前記ｎビット
の並列データに同期したクロック信号を生成するクロッ
ク信号生成手段と、前記並列データを前記クロック信号
に同期して順次並列に取り込み、受信データの開始を示
すデータ開始識別情報が並列データの中に配置された位
置を示すアライメント情報に応じて取り込んだ並列デー
タを再配列して保持する保持部と、前記保持部に与えら
れる並列データに前記データ開始識別情報が含まれるか
否かを検出し、かつ前記アライメント情報を生成する検
出生成部と、該検出生成部によって検出されたアライメ
ント情報とそれまでのアライメント情報とが変化したか
否か判定して、判定結果を前記保持部に与える判定部
と、前記検出生成部によって前記保持部に保持された並
列データにデータ開始識別情報が検出されると、前記ア
ライメント情報にかかわらずデータ開始識別情報を示す
複数の並列データに続いて前記保持部の予め設定された
保持領域に保持される複数の並列データを受信データの
一部として受信データを抽出する抽出部とからなる整列
手段とを備えて構成される。
直列データとして入出力手段を介して制御手段の制御の
下に送受信する通信制御装置において、通信網から与え
られる直列データを入力順にｎビット毎に区切り、ｎビ
ットの並列データに変換する変換手段と、前記ｎビット
の並列データに同期したクロック信号を生成するクロッ
ク信号生成手段と、前記並列データを前記クロック信号
に同期して順次並列に取り込み、受信データの開始を示
すデータ開始識別情報が並列データの中に配置された位
置を示すアライメント情報に応じて取り込んだ並列デー
タを再配列して保持する保持部と、前記保持部に与えら
れる並列データに前記データ開始識別情報が含まれるか
否かを検出し、かつ前記アライメント情報を生成する検
出生成部と、該検出生成部によって検出されたアライメ
ント情報とそれまでのアライメント情報とが変化したか
否か判定して、判定結果を前記保持部に与える判定部
と、前記検出生成部によって前記保持部に保持された並
列データにデータ開始識別情報が検出されると、前記ア
ライメント情報にかかわらずデータ開始識別情報を示す
複数の並列データに続いて前記保持部の予め設定された
保持領域に保持される複数の並列データを受信データの
一部として受信データを抽出する抽出部とからなる整列
手段とを備えて構成される。
この発明の第３の態様は、前記この発明の第１又は第２
の態様において、前記変換手段と前記クロック信号生成
手段は、前記入出力手段に含まれてなる。
の態様において、前記変換手段と前記クロック信号生成
手段は、前記入出力手段に含まれてなる。
この発明の第４の態様は、前記この発明の第１又は第２
の態様において、前記整列手段は、前記変換手段と前記
クロック信号生成手段を含んでなる。
の態様において、前記整列手段は、前記変換手段と前記
クロック信号生成手段を含んでなる。
この発明の第５の態様は、連続した直列ビット列の通信
データを通信網に対して送受信する通信制御装置におい
て、前記直列ビット列の通信データを入力順にｎビット
毎に区切ることにより並列ビット列のデータに変換する
変換手段及び、前記並列ビット列のデータ転送速度に同
期したクロック信号を前記通信データより生成するクロ
ック生成手段を有するメディアインタフェースと、前記
クロック信号に同期して前記並列ビット列のデータを取
り込んで保持するｎ個のシフトレジスタ及び、前記ｎ個
のシフトレジスタからのｍビットの出力データとデータ
開始識別情報とを比較して、前記ｍビットのいずれのビ
ットから始まるデータの連続が前記データ開始識別情報
と一致するかを検出するｎ個のデータ開始識別情報検出
手段及び、前記データ開始識別情報と一致する前記シフ
トレジスタからの出力データを受けた前記データ開始識
別情報検出手段の出力を受けて、前記データ開始識別情
報と一致したデータの連続がいずれのビットから始まっ
たものかを判別する情報を記憶すると共に、モード信号
を出力するモード記憶回路及び、前記クロック信号より
ｍビットのデータの区切りに対応する位置信号を発生す
るカウンタ回路及び、前記モード信号に対応して前記シ
フトレジスタの出力データの採用順序を選択し、前記ｍ
ビットの出力データの整列を行う（ｍ−１）個のセレク
タ回路を有する整列回路とを備えて構成される。
データを通信網に対して送受信する通信制御装置におい
て、前記直列ビット列の通信データを入力順にｎビット
毎に区切ることにより並列ビット列のデータに変換する
変換手段及び、前記並列ビット列のデータ転送速度に同
期したクロック信号を前記通信データより生成するクロ
ック生成手段を有するメディアインタフェースと、前記
クロック信号に同期して前記並列ビット列のデータを取
り込んで保持するｎ個のシフトレジスタ及び、前記ｎ個
のシフトレジスタからのｍビットの出力データとデータ
開始識別情報とを比較して、前記ｍビットのいずれのビ
ットから始まるデータの連続が前記データ開始識別情報
と一致するかを検出するｎ個のデータ開始識別情報検出
手段及び、前記データ開始識別情報と一致する前記シフ
トレジスタからの出力データを受けた前記データ開始識
別情報検出手段の出力を受けて、前記データ開始識別情
報と一致したデータの連続がいずれのビットから始まっ
たものかを判別する情報を記憶すると共に、モード信号
を出力するモード記憶回路及び、前記クロック信号より
ｍビットのデータの区切りに対応する位置信号を発生す
るカウンタ回路及び、前記モード信号に対応して前記シ
フトレジスタの出力データの採用順序を選択し、前記ｍ
ビットの出力データの整列を行う（ｍ−１）個のセレク
タ回路を有する整列回路とを備えて構成される。
この発明の第６の態様は、連続した直列ビット列の通信
データを通信網に対して送受信する通信制御装置におい
て、前記直列ビット列の通信データを入力順にｎビット
毎に区切ることにより並列ビット列のデータに変換する
変換手段及び、前記並列ビット列のデータ転送速度に同
期したクロック信号を前記通信データより生成するクロ
ック生成手段を有するメディアインタフェースと、前記
クロック信号に同期して前記並列ビット列のデータを取
り込んで保持するｎ個のシフトレジスタ及び、前記ｎ個
のシフトレジスタからのｍビットの出力データとデータ
開始識別情報とを比較して、前記ｍビットのいずれのビ
ットから始まるデータの連続が前記データ開始識別情報
と一致するかを検出するｎ個のデータ開始識別情報検出
手段及び、前記データ開始識別情報と一致する前記シフ
トレジスタからの出力データを受けた前記データ開始識
別情報検出手段の出力を受けて、前記データ開始識別情
報と一致したデータの連続がいずれのビットから始まっ
たものかを判定すると共に、位置信号初期値を決定する
モード判定回路及び、前記モード判定回路の判定結果を
判別する情報を記憶すると共に、モード信号を出力する
モード記憶回路及び、前記モード判定回路の位置信号初
期値を受け、前記クロック信号よりｍビットのデータの
区切りに対応する位置信号を発生するカウンタ回路及
び、前記ｎ個のうちの一つのシフトレジスタの第１ビッ
トと第２ビットとの間に設けられ、前記一つのシフトレ
ジスタとは他のシフトレジスタの第１ビットへの入力を
前記一つのシフトレジスタの第２ビットに入力するか、
前記一つのシフトレジスタの第１ビットの出力を前記一
つのシフトレジスタの第２ビットに入力するかを選択す
る第１のセレクタ回路及び、前記他のシフトレジスタの
第１ビットと第２ビットとの間に設けられ、前記一つの
シフトレジスタの第１ビットの出力を前記他のシフトレ
ジスタの第２ビットに入力するか、前記他のシフトレジ
スタの第１ビットの出力を前記他のシフトレジスタの第
２ビットに入力するかを選択する第２のセレクタ回路及
び、前記モード信号及び前記データ開始識別情報検出手
段の出力を受けて前記第１及び第２のセレクタ回路に選
択信号を出力する第３のセレクタ回路を有する整列回路
とを備えて構成される。
データを通信網に対して送受信する通信制御装置におい
て、前記直列ビット列の通信データを入力順にｎビット
毎に区切ることにより並列ビット列のデータに変換する
変換手段及び、前記並列ビット列のデータ転送速度に同
期したクロック信号を前記通信データより生成するクロ
ック生成手段を有するメディアインタフェースと、前記
クロック信号に同期して前記並列ビット列のデータを取
り込んで保持するｎ個のシフトレジスタ及び、前記ｎ個
のシフトレジスタからのｍビットの出力データとデータ
開始識別情報とを比較して、前記ｍビットのいずれのビ
ットから始まるデータの連続が前記データ開始識別情報
と一致するかを検出するｎ個のデータ開始識別情報検出
手段及び、前記データ開始識別情報と一致する前記シフ
トレジスタからの出力データを受けた前記データ開始識
別情報検出手段の出力を受けて、前記データ開始識別情
報と一致したデータの連続がいずれのビットから始まっ
たものかを判定すると共に、位置信号初期値を決定する
モード判定回路及び、前記モード判定回路の判定結果を
判別する情報を記憶すると共に、モード信号を出力する
モード記憶回路及び、前記モード判定回路の位置信号初
期値を受け、前記クロック信号よりｍビットのデータの
区切りに対応する位置信号を発生するカウンタ回路及
び、前記ｎ個のうちの一つのシフトレジスタの第１ビッ
トと第２ビットとの間に設けられ、前記一つのシフトレ
ジスタとは他のシフトレジスタの第１ビットへの入力を
前記一つのシフトレジスタの第２ビットに入力するか、
前記一つのシフトレジスタの第１ビットの出力を前記一
つのシフトレジスタの第２ビットに入力するかを選択す
る第１のセレクタ回路及び、前記他のシフトレジスタの
第１ビットと第２ビットとの間に設けられ、前記一つの
シフトレジスタの第１ビットの出力を前記他のシフトレ
ジスタの第２ビットに入力するか、前記他のシフトレジ
スタの第１ビットの出力を前記他のシフトレジスタの第
２ビットに入力するかを選択する第２のセレクタ回路及
び、前記モード信号及び前記データ開始識別情報検出手
段の出力を受けて前記第１及び第２のセレクタ回路に選
択信号を出力する第３のセレクタ回路を有する整列回路
とを備えて構成される。
（作用） 上記構成において、この発明は、通信網から直列データ
として与えられる通信データを複数ビットからなる並列
データに変換して、この並列データに同期したクロック
信号に基づいて並列データから受信データを抽出するよ
うにしている。
として与えられる通信データを複数ビットからなる並列
データに変換して、この並列データに同期したクロック
信号に基づいて並列データから受信データを抽出するよ
うにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る通信制御装置を用い
たシステムの構成を示す図である。同図に示す実施例
は、従来と同様にネットワークとデータ処理装置３との
間で、メディアインタフェース11及びネットワークコン
トロール装置12からなる通信制御装置を介して通信デー
タを送受信するシステムであり、この実施例の特徴とす
るところは、２ビットのERコードで１情報単位が構成さ
れる通信データに対して、メディアインタフェース11と
ネットワークコントロール装置12との間を入出力する送
受信データを２ビット並列化して、開始デリミタの検出
をネットワークコントロール装置12で行なうようにした
ことにある。なお、第１図において、第18図と同符号の
ものは同一機能を有するものであり、その説明は省略す
る。
たシステムの構成を示す図である。同図に示す実施例
は、従来と同様にネットワークとデータ処理装置３との
間で、メディアインタフェース11及びネットワークコン
トロール装置12からなる通信制御装置を介して通信デー
タを送受信するシステムであり、この実施例の特徴とす
るところは、２ビットのERコードで１情報単位が構成さ
れる通信データに対して、メディアインタフェース11と
ネットワークコントロール装置12との間を入出力する送
受信データを２ビット並列化して、開始デリミタの検出
をネットワークコントロール装置12で行なうようにした
ことにある。なお、第１図において、第18図と同符号の
ものは同一機能を有するものであり、その説明は省略す
る。
第１図において、メディアインタフェース11は、ネット
ワークとネットワークコントロール装置（以下「NC装
置」と呼ぶ）12との間に配置され、ネットワークから与
えられる入力信号のDMコードをデコードして、２ビット
のERコードに変換する。ERコードは、並列化された２ビ
ットの並列化受信データとして、２ビットづつ並列にメ
ディアインタフェース11からNC装置12に送出される。
ワークとネットワークコントロール装置（以下「NC装
置」と呼ぶ）12との間に配置され、ネットワークから与
えられる入力信号のDMコードをデコードして、２ビット
のERコードに変換する。ERコードは、並列化された２ビ
ットの並列化受信データとして、２ビットづつ並列にメ
ディアインタフェース11からNC装置12に送出される。
また、メディアインタフェース11は、ネットワークから
与えられる入力信号に含まれる同期クロックを入力信号
から抽出して、受信クロック信号としてNC装置12に送出
する。２ビットの並列化受信データのため１クロック毎
に1DMコードが受信できるので、受信クロック信号はDM
コードと同じ周波数のクロック信号となる。すなわち、
第18図に示した従来構成におけるメディアインタフェー
ス１がNC装置２に対して出力する受信クロック信号の周
波数に比べて、この実施例のメディアインタフェース11
が出力する受信クロック信号の周波数は1/2となる。
与えられる入力信号に含まれる同期クロックを入力信号
から抽出して、受信クロック信号としてNC装置12に送出
する。２ビットの並列化受信データのため１クロック毎
に1DMコードが受信できるので、受信クロック信号はDM
コードと同じ周波数のクロック信号となる。すなわち、
第18図に示した従来構成におけるメディアインタフェー
ス１がNC装置２に対して出力する受信クロック信号の周
波数に比べて、この実施例のメディアインタフェース11
が出力する受信クロック信号の周波数は1/2となる。
メディアインタフェース11は、NC装置12から与えられる
２ビットのERコードからなる並列化送信データを、DMコ
ードに変換して、ネットワーク出力信号としてネットワ
ークに送出する。
２ビットのERコードからなる並列化送信データを、DMコ
ードに変換して、ネットワーク出力信号としてネットワ
ークに送出する。
NC装置12は、メディアインタフェース11とデータ処理装
置３間のデータの入出力を制御するものであり、整列回
路13、送出回路14、送受信制御回路15を備えている。
置３間のデータの入出力を制御するものであり、整列回
路13、送出回路14、送受信制御回路15を備えている。
整列回路13は、メディアインタフェース11から並列化さ
れて与えられる並列化受信データと受信クロック信号を
受けて、受信クロック信号に同期して並列化受信データ
から開始デリミタ（SD）を検出する。また、整列回路13
は、SDに続いて整列化されたERコードを送出回路14へ与
え、さらに、この２ビットのERコードを１情報単位とし
た８つの情報単位からなる受信データを得て、受信デー
タを送受信制御回路15に与える。
れて与えられる並列化受信データと受信クロック信号を
受けて、受信クロック信号に同期して並列化受信データ
から開始デリミタ（SD）を検出する。また、整列回路13
は、SDに続いて整列化されたERコードを送出回路14へ与
え、さらに、この２ビットのERコードを１情報単位とし
た８つの情報単位からなる受信データを得て、受信デー
タを送受信制御回路15に与える。
さらに、整列回路13は、SDの検出タイミング信号及びそ
れぞれの受信データの境界を示すタイミング信号を生成
して、送受信制御回路15に与える。整列回路13は、これ
らの動作をメディアインタフェース11から与えられる受
信クロック信号に同期して行なっている。
れぞれの受信データの境界を示すタイミング信号を生成
して、送受信制御回路15に与える。整列回路13は、これ
らの動作をメディアインタフェース11から与えられる受
信クロック信号に同期して行なっている。
送出回路14は、送受信制御回路15から与えられる送信デ
ータをERコードに変換し、この変換したERコードあるい
は整列回路13から与えられるERコードのいずれか一方の
ERコードを、送受信制御回路15から与えられるコントロ
ール信号にしたがって、メディアインタフェース11に送
信データとして送出する。
ータをERコードに変換し、この変換したERコードあるい
は整列回路13から与えられるERコードのいずれか一方の
ERコードを、送受信制御回路15から与えられるコントロ
ール信号にしたがって、メディアインタフェース11に送
信データとして送出する。
送受信制御回路15は、整列回路13から与えられる受信デ
ータからなる受信フレームからデータ処理装置３に与え
られる受信情報を抽出するとともに、データ処理装置３
から与えられる送信情報を送信フレームに組立てるとと
もに、プロトコル手順を実行して、整列回路13及び送出
回路14の動作を制御するものである。
ータからなる受信フレームからデータ処理装置３に与え
られる受信情報を抽出するとともに、データ処理装置３
から与えられる送信情報を送信フレームに組立てるとと
もに、プロトコル手順を実行して、整列回路13及び送出
回路14の動作を制御するものである。
次に、この発明の特徴となるDMコードと同一の周波数の
受信クロック信号によって、SDを検出して、ERコードか
らなる並列化受信データから受信データを得る整列回路
13の具体的な構成を、第２図に示す実施構成例を参照し
て説明する。
受信クロック信号によって、SDを検出して、ERコードか
らなる並列化受信データから受信データを得る整列回路
13の具体的な構成を、第２図に示す実施構成例を参照し
て説明する。
第２図において、整列回路13はＤ型のフリップフロップ
（F/F）が縦続接続されてなる８ビットのシフトレジス
タ16及び９ビットのシフトレジスタ17を備えている。８
ビットのシフトレジスタ16は、メディアインタフェース
11から与えられる並列化された２ビットの並列化受信デ
ータのうち、下位ビット（コードバイオレーションビッ
ト）XOを受信クロック信号に同期して順次シフトする。
一方、９ビットのシフトレジスタ17は、並列化受信デー
タのうち上位ビット（データビット）X1を受信クロック
受信に同期して順次シフトする。ここで、下位ビットX0
は上位ビットX1よりも先に受信されたデータとする。
（F/F）が縦続接続されてなる８ビットのシフトレジス
タ16及び９ビットのシフトレジスタ17を備えている。８
ビットのシフトレジスタ16は、メディアインタフェース
11から与えられる並列化された２ビットの並列化受信デ
ータのうち、下位ビット（コードバイオレーションビッ
ト）XOを受信クロック信号に同期して順次シフトする。
一方、９ビットのシフトレジスタ17は、並列化受信デー
タのうち上位ビット（データビット）X1を受信クロック
受信に同期して順次シフトする。ここで、下位ビットX0
は上位ビットX1よりも先に受信されたデータとする。
それぞれのシフトレジスタ16,17は、シフトレジスタ16
における各段の出力（Y1,Y3,Y5,Y7,Y9,Y11,Y13,Y15）
と、シフトレジスタ17における各段の出力（Y0,Y2,Y4,Y
6,Y8,Y10,Y12,Y14,Y16）とのうち、出力Y0〜出力Y15をS
D検出回路18に与え、出力Y1〜出力Y16がSD検出回路19に
与える。
における各段の出力（Y1,Y3,Y5,Y7,Y9,Y11,Y13,Y15）
と、シフトレジスタ17における各段の出力（Y0,Y2,Y4,Y
6,Y8,Y10,Y12,Y14,Y16）とのうち、出力Y0〜出力Y15をS
D検出回路18に与え、出力Y1〜出力Y16がSD検出回路19に
与える。
SD検出回路18,19は、それぞれのシフトレジスタ16,17か
ら与えられる16ビットの出力と、前述したDMコードで表
わした“JKOJKOOO"のSDパターンとを比較することによ
ってメディアインタフェース11から順次与えられる並列
化受信データからSDを検出するものである。比較結果に
おいてSDが検出されると、それぞれのSD検出回路18,19
は、それぞれ対応したSD検出信号A,Bを出力する。
ら与えられる16ビットの出力と、前述したDMコードで表
わした“JKOJKOOO"のSDパターンとを比較することによ
ってメディアインタフェース11から順次与えられる並列
化受信データからSDを検出するものである。比較結果に
おいてSDが検出されると、それぞれのSD検出回路18,19
は、それぞれ対応したSD検出信号A,Bを出力する。
SD検出回路19は、メディアインタフェース11から与えら
れる２ビットの並列化受信データが受信クロック信号の
同一サイクル内のデータで正しいDMコードを表わしてい
る場合に、SDを検出してSD検出信号Ｂを論理和（OR）ゲ
ート20に出力する。一方、SD検出回路18は、メディアイ
ンタフェース11から与えられるERコードの受信データが
受信クロック信号の連続した異なるサイクルにまたが
り、正しいDMコードがX0,X1として同時に対応したシフ
トレジスタに与えられない場合に、SDを検出してSD検出
信号ＡをORゲート20に出力する。
れる２ビットの並列化受信データが受信クロック信号の
同一サイクル内のデータで正しいDMコードを表わしてい
る場合に、SDを検出してSD検出信号Ｂを論理和（OR）ゲ
ート20に出力する。一方、SD検出回路18は、メディアイ
ンタフェース11から与えられるERコードの受信データが
受信クロック信号の連続した異なるサイクルにまたが
り、正しいDMコードがX0,X1として同時に対応したシフ
トレジスタに与えられない場合に、SDを検出してSD検出
信号ＡをORゲート20に出力する。
ORゲート20は、SD検出回路18あるいはSD検出回路19のど
ちらか一方がSDを検出したことを検知して、SD検出タイ
ミング（SDDET）信号をF/F21、カウンタ22及び送受信制
御回路12に与える。
ちらか一方がSDを検出したことを検知して、SD検出タイ
ミング（SDDET）信号をF/F21、カウンタ22及び送受信制
御回路12に与える。
F/F21は、SDが検出されて“1"レベルのSDDET信号が与え
られると、SD検出信号Ｂの値を取り込み、整列モード
（MODE）信号としてセレクタ回路23に与える。
られると、SD検出信号Ｂの値を取り込み、整列モード
（MODE）信号としてセレクタ回路23に与える。
セレクタ回路23は、シフトレジスタ16,17にシフトイン
されて保持された並列化受信データから、１情報単位の
正しいERコードを選択して整列化する。セレクタ回路23
は、第２図及び第３図に示すように、受信データを構成
するそれぞれの情報単位におけるERコードのデータ部
（DT0〜DT7）とコードバイオレーション部（CV0〜CV7）
のそれぞれのビットに対応して設けられ、８つの情報単
位からなる受信データを生成する。それぞれのセレクタ
回路23は、シフトレジスタ16,17の各段の対応した出力
を、第４図に示すようにMODE信号の値にしたがって選択
し、整列化ERコードを得ている。セレクタ回路23は、例
えば第５図に示すように論理ゲートを組合せることによ
り構成することができる。
されて保持された並列化受信データから、１情報単位の
正しいERコードを選択して整列化する。セレクタ回路23
は、第２図及び第３図に示すように、受信データを構成
するそれぞれの情報単位におけるERコードのデータ部
（DT0〜DT7）とコードバイオレーション部（CV0〜CV7）
のそれぞれのビットに対応して設けられ、８つの情報単
位からなる受信データを生成する。それぞれのセレクタ
回路23は、シフトレジスタ16,17の各段の対応した出力
を、第４図に示すようにMODE信号の値にしたがって選択
し、整列化ERコードを得ている。セレクタ回路23は、例
えば第５図に示すように論理ゲートを組合せることによ
り構成することができる。
カウンタ22は、３ビットの２進カウンタであり、受信ク
ロック信号に同期してカウント動作を行ない、“1"レベ
ルのSDDET信号によりカウント値がクリアされる。すな
わち、カウンタ22は、そのカウント値がSDが検出された
時に“000"となり、以降受信クロック信号に同期してイ
ンクリメントされる。したがって、カウント値はSDに続
く受信データを構成する情報単位の位置を示すことにな
る。ゆえに、カウンタ値が“111"を示している時には、
SDを検出してから８×ｎ（ｎ＝1,2,…）クロック目を示
していることになる。これにより、それぞれのセレクタ
回路23によって得られる８つの情報単位からなる受信デ
ータの境界を示すことができる。
ロック信号に同期してカウント動作を行ない、“1"レベ
ルのSDDET信号によりカウント値がクリアされる。すな
わち、カウンタ22は、そのカウント値がSDが検出された
時に“000"となり、以降受信クロック信号に同期してイ
ンクリメントされる。したがって、カウント値はSDに続
く受信データを構成する情報単位の位置を示すことにな
る。ゆえに、カウンタ値が“111"を示している時には、
SDを検出してから８×ｎ（ｎ＝1,2,…）クロック目を示
していることになる。これにより、それぞれのセレクタ
回路23によって得られる８つの情報単位からなる受信デ
ータの境界を示すことができる。
以上説明したように、この発明の一実施例は構成されて
おり、次に、この実施例の作用を第６図及び第７図を参
照して説明する。
おり、次に、この実施例の作用を第６図及び第７図を参
照して説明する。
まずはじめに、メディアインタフェース11からNC装置12
の整列回路13に同時に入力される２ビットの並列化受信
データが、受信データの正しいERコードを示している場
合について第６図を参照して説明する。
の整列回路13に同時に入力される２ビットの並列化受信
データが、受信データの正しいERコードを示している場
合について第６図を参照して説明する。
ネットワークからメディアインタフェース11に与えられ
た入力信号は、メディアインタフェース11によってDMコ
ードからERコードに変換されて、並列化受信データとし
てNC装置12の整列回路13に、入力信号から抽出された受
信クロック信号に同期して与えられる。整列回路13に順
次与えられた並列化受信データは、そのコードバイオレ
ーションビットX0がシフトレジスタ16に与えられ順次シ
フトされて保持され、データビットX1がシフトレジスタ
17に与えられ順次シフトされて保持される。それぞれの
シフトレジスタ16,17に保持された並列化受信データの
それぞれのビットは、対応するSD検出回路18,19に与え
られる。
た入力信号は、メディアインタフェース11によってDMコ
ードからERコードに変換されて、並列化受信データとし
てNC装置12の整列回路13に、入力信号から抽出された受
信クロック信号に同期して与えられる。整列回路13に順
次与えられた並列化受信データは、そのコードバイオレ
ーションビットX0がシフトレジスタ16に与えられ順次シ
フトされて保持され、データビットX1がシフトレジスタ
17に与えられ順次シフトされて保持される。それぞれの
シフトレジスタ16,17に保持された並列化受信データの
それぞれのビットは、対応するSD検出回路18,19に与え
られる。
ここで、SDパターンを変換したERコードは第６図に示す
ように受信クロック信号に同期して与えられているた
め、入力信号に与えられたSDパターンは、第６図に示す
ようにシフトレジスタ16,17のY1〜Y16の各出力としてSD
検出回路19に与えられる。これにより、入力信号に与え
られたSDはSD検出回路19によって検出されて、SD検出信
号Ｂが“1"レベルとなり、このSD検出信号ＢがF/F21に
受信クロック信号に同期して取込まれるとともに、SDDE
T信号が“1"レベルとなる。
ように受信クロック信号に同期して与えられているた
め、入力信号に与えられたSDパターンは、第６図に示す
ようにシフトレジスタ16,17のY1〜Y16の各出力としてSD
検出回路19に与えられる。これにより、入力信号に与え
られたSDはSD検出回路19によって検出されて、SD検出信
号Ｂが“1"レベルとなり、このSD検出信号ＢがF/F21に
受信クロック信号に同期して取込まれるとともに、SDDE
T信号が“1"レベルとなる。
F/F21は、その出力のMODE信号が“1"レベルとなり、各
々のセレクタ回路23に与えられる。これにより、各々の
セレクタ回路23は第４図に示すにシフトレジスタ16,17
の各段の出力を選択する。また、SDDET信号がカウンタ2
2に与えられ、SDに続く並列化受信データにおける情報
単位の位置がカウントされ、第６図に示すように位置信
号として出力される。
々のセレクタ回路23に与えられる。これにより、各々の
セレクタ回路23は第４図に示すにシフトレジスタ16,17
の各段の出力を選択する。また、SDDET信号がカウンタ2
2に与えられ、SDに続く並列化受信データにおける情報
単位の位置がカウントされ、第６図に示すように位置信
号として出力される。
そして、SDに続いて並列化受信データが受信クロック信
号に同期して対応するシフトレジスタ16,17にシフトイ
ンされて保持され、カウンタ22のカウント値が“111"を
示した時に、各々のセレクタ回路23の出力の整列化ERコ
ードとして、SDに続く８つの情報単位からなる第１の受
信データが第６図に示すように得られる。この第１の受
信データ以降の受信データも同様にしてカウント値が
“111"を示した時点の各々のセレクタ回路23の出力とし
て得られる。
号に同期して対応するシフトレジスタ16,17にシフトイ
ンされて保持され、カウンタ22のカウント値が“111"を
示した時に、各々のセレクタ回路23の出力の整列化ERコ
ードとして、SDに続く８つの情報単位からなる第１の受
信データが第６図に示すように得られる。この第１の受
信データ以降の受信データも同様にしてカウント値が
“111"を示した時点の各々のセレクタ回路23の出力とし
て得られる。
次に、メディアインタフェース11からNC装置12の整列回
路13に同時に入力される２ビットの並列化受信データ
が、受信データの正しいERコードを示していない場合、
すなわち、受信クロック信号と入力信号のERコードが半
サイクルずれて、正しいERコードが受信クロック信号の
連続した異なるサイクルにまたがる場合について、第７
図を参照して説明する。
路13に同時に入力される２ビットの並列化受信データ
が、受信データの正しいERコードを示していない場合、
すなわち、受信クロック信号と入力信号のERコードが半
サイクルずれて、正しいERコードが受信クロック信号の
連続した異なるサイクルにまたがる場合について、第７
図を参照して説明する。
このような場合には、受信データの正しいERコードが、
並列化受信データとして同時にそれぞれ対応したシフト
レジスタ16,17に与えられないため、入力信号に与えら
れて受信クロック信号に同期して各々のシフトレジスタ
16,17に取り込まれて保持されたSDパターンは、第７図
に示すように、各々のシフトレジスタ16,17の出力Y0〜Y
15として得られる。これにより、SDはSD検出回路18によ
って検出されて、SD検出信号Ａが“1"レベルとなり、SD
DET信号が“1"レベルとなる。したがって、F/F21の入力
には“0"レベルのSD検出信号Ｂが与えられて、MODE信号
は“0"レベルとなる。
並列化受信データとして同時にそれぞれ対応したシフト
レジスタ16,17に与えられないため、入力信号に与えら
れて受信クロック信号に同期して各々のシフトレジスタ
16,17に取り込まれて保持されたSDパターンは、第７図
に示すように、各々のシフトレジスタ16,17の出力Y0〜Y
15として得られる。これにより、SDはSD検出回路18によ
って検出されて、SD検出信号Ａが“1"レベルとなり、SD
DET信号が“1"レベルとなる。したがって、F/F21の入力
には“0"レベルのSD検出信号Ｂが与えられて、MODE信号
は“0"レベルとなる。
MODE信号が、“0"レベルとなることで、各々のセレクタ
回路23は第４図に示すようにシフトレジスタ16,17の各
段の出力を選択し、前述した場合と同様にして、カウン
タ22の“111"のカウント値毎に、SDに続く正しいERコー
ドの８つの情報単位からなる受信データが得られる。
回路23は第４図に示すようにシフトレジスタ16,17の各
段の出力を選択し、前述した場合と同様にして、カウン
タ22の“111"のカウント値毎に、SDに続く正しいERコー
ドの８つの情報単位からなる受信データが得られる。
このように、ネットワーク上を転送される信号の転送速
度の２倍の周波数を有するクロック信号ではなく、同じ
周波数のクロック信号によって入力信号から正確に受信
データを抽出することが可能となる。例えば、16Mビッ
ト/secの信号速度を有するネットワークにあって、従来
では、32MHzの受信クロック信号が必要とされていたの
に対して、上記した実施例では、16MHzの受信クロック
信号でもって正確に受信データを得ることが可能とな
る。
度の２倍の周波数を有するクロック信号ではなく、同じ
周波数のクロック信号によって入力信号から正確に受信
データを抽出することが可能となる。例えば、16Mビッ
ト/secの信号速度を有するネットワークにあって、従来
では、32MHzの受信クロック信号が必要とされていたの
に対して、上記した実施例では、16MHzの受信クロック
信号でもって正確に受信データを得ることが可能とな
る。
したがって、NC装置12の動作クロックの周波数を従来の
1/2にすることができるため、内部回路を高速で動作さ
せる必要がなくなる。これにより、消費電力を低減する
ことができるようになり、また、電源容量を縮小して構
成の小型化を図ることができるようになる。さらに、回
路の微細化や信号伝搬の遅延をさほど考慮する必要がな
くなり、回路設計やレイアウト設計を容易に行なうこと
ができる。
1/2にすることができるため、内部回路を高速で動作さ
せる必要がなくなる。これにより、消費電力を低減する
ことができるようになり、また、電源容量を縮小して構
成の小型化を図ることができるようになる。さらに、回
路の微細化や信号伝搬の遅延をさほど考慮する必要がな
くなり、回路設計やレイアウト設計を容易に行なうこと
ができる。
次に、この発明における他の実施例を説明する。
第８図は、この発明の他の実施例に係る整列回路の構成
を示す図である。この実施例の特徴とするところは、メ
ディアインタフェースがネットワークから与えられる入
力信号から抽出されたERコードの並列化を行なわず、NC
装置の整列回路が行なうようにしたことにある。
を示す図である。この実施例の特徴とするところは、メ
ディアインタフェースがネットワークから与えられる入
力信号から抽出されたERコードの並列化を行なわず、NC
装置の整列回路が行なうようにしたことにある。
すなわち、第８図において、メディアインタフェースよ
って入力信号のDMコードから変換されたERコードを、シ
リアルにシフトレジスタ31,32の各々の初段を構成する
入力信号の２倍の周波数の受信クロック信号に同期して
動作し、それぞれの出力をY16,Y15とするF/F33,34に順
次シフトインする。これにより、ERコードを並列化し
て、並列化されてそれぞれのF/F33,34に保持されたそれ
ぞれのERコードを、分周器35により1/2に分周された受
信クロック信号に同期して対応するシフトレジスタ31,3
2にシフトインして保持し、前述した実施例と同様にSD
を検出するようにしている。また、整列化ERコードは、
送信クロックにしたがってセレクタ回路36により並列化
され送信データとしてメディアインタフェースに与えら
れる。なお、第８図において、第２図と同符号のものは
同一機能を有するものであり、その説明は省略する。
って入力信号のDMコードから変換されたERコードを、シ
リアルにシフトレジスタ31,32の各々の初段を構成する
入力信号の２倍の周波数の受信クロック信号に同期して
動作し、それぞれの出力をY16,Y15とするF/F33,34に順
次シフトインする。これにより、ERコードを並列化し
て、並列化されてそれぞれのF/F33,34に保持されたそれ
ぞれのERコードを、分周器35により1/2に分周された受
信クロック信号に同期して対応するシフトレジスタ31,3
2にシフトインして保持し、前述した実施例と同様にSD
を検出するようにしている。また、整列化ERコードは、
送信クロックにしたがってセレクタ回路36により並列化
され送信データとしてメディアインタフェースに与えら
れる。なお、第８図において、第２図と同符号のものは
同一機能を有するものであり、その説明は省略する。
このような構成にあっては、メディアインタフェースと
NC装置との間を送受信されるERコードは、シリアルに転
送されるので、信号線の本数を削減することが可能とな
る。
NC装置との間を送受信されるERコードは、シリアルに転
送されるので、信号線の本数を削減することが可能とな
る。
次に、この発明のさらに他の実施例を説明する。
第９図はこの発明のさらに他の実施例に係わる整列回路
13の構成を示す図である。
13の構成を示す図である。
第９図において、シフトレジスタ40,41は、それぞれ第
２図に示したシフトレジスタ16,17に対して、セレクタ
回路42,43を初段と次段のF/F間に挿入して構成されてい
る。
２図に示したシフトレジスタ16,17に対して、セレクタ
回路42,43を初段と次段のF/F間に挿入して構成されてい
る。
セレクタ回路42は、SELECT信号が“1"レベルの場合はF/
Fの出力Y15を選択し、SELECT信号が“0"レベルの場合に
はF/Fの出力Y16を選択し、選択したF/Fの出力を次段の
出力をY13とするF/Fに与える。セレクタ回路43は、SELE
CT信号が“1"レベルの場合はF/Fの出力Y16を選択し、SE
LECT信号が“0"レベルの場合には並列化受信データXOを
選択し、選択したF/Fの出力を次段の出力をY14とするF/
Fに与える。
Fの出力Y15を選択し、SELECT信号が“0"レベルの場合に
はF/Fの出力Y16を選択し、選択したF/Fの出力を次段の
出力をY13とするF/Fに与える。セレクタ回路43は、SELE
CT信号が“1"レベルの場合はF/Fの出力Y16を選択し、SE
LECT信号が“0"レベルの場合には並列化受信データXOを
選択し、選択したF/Fの出力を次段の出力をY14とするF/
Fに与える。
SD検出回路44,45は、第２図に示したSD検出回路18,19と
同様にシフトレジスタ40,41の各出力とSDパターンとの
一致を検出するものであり、第10図に示すように構成さ
れている。
同様にシフトレジスタ40,41の各出力とSDパターンとの
一致を検出するものであり、第10図に示すように構成さ
れている。
第10図において、SD検出回路44は、SDパターンの最下位
ビット（“0"を判定するビット）に、MODE信号が“1"レ
ベルの場合にはF/Fの出力Y15をセレクタ回路46により選
択して用い、MODE信号が“0"レベルの場合にはF/Fの出
力Y16をセレクタ回路46により選択して用いる。
ビット（“0"を判定するビット）に、MODE信号が“1"レ
ベルの場合にはF/Fの出力Y15をセレクタ回路46により選
択して用い、MODE信号が“0"レベルの場合にはF/Fの出
力Y16をセレクタ回路46により選択して用いる。
一方、SD検出回路45は、SDパターンの下位２ビットに、
MODE信号が“1"レベルの場合にはF/Fの出力Y15,Y16をセ
レクタ回路47,48により選択して用い、MODE信号が“0"
レベルの場合にはF/Fの出力Y16と並列化受信データX0を
セレクタ回路47,48により選択して用いる。
MODE信号が“1"レベルの場合にはF/Fの出力Y15,Y16をセ
レクタ回路47,48により選択して用い、MODE信号が“0"
レベルの場合にはF/Fの出力Y16と並列化受信データX0を
セレクタ回路47,48により選択して用いる。
第９図に戻って、MODE判定回路49は、SDが検出される前
のMODE信号とSDが検出された時のSD検出信号Ａ、SD検出
信号Ｂにしたがって、判定結果をF/F51及びセレクタ回
路52に与え、位置信号初期値をカウンタ53に与える。MO
DE判定回路49は、第11図に示すように、判定結果と位置
信号初期値を決定する。例えば、MODE判定回路49は、第
11図に示すように、SD検出前のMODE信号が“1"レベルで
あり、SD検出信号Ａが“1"レベルとなってSDが検出され
た場合には、判定結果を“0"レベルとし、位置信号初期
値を２進数で“001"とする。
のMODE信号とSDが検出された時のSD検出信号Ａ、SD検出
信号Ｂにしたがって、判定結果をF/F51及びセレクタ回
路52に与え、位置信号初期値をカウンタ53に与える。MO
DE判定回路49は、第11図に示すように、判定結果と位置
信号初期値を決定する。例えば、MODE判定回路49は、第
11図に示すように、SD検出前のMODE信号が“1"レベルで
あり、SD検出信号Ａが“1"レベルとなってSDが検出され
た場合には、判定結果を“0"レベルとし、位置信号初期
値を２進数で“001"とする。
F/F51は、SDが検出されてSDDET信号がORゲート20から与
えられると、MODE判定回路49の判定結果を取り込んで保
持し、保持した判定結果をMODE信号としてMODE判定回路
49及びセレクタ回路52に出力する。
えられると、MODE判定回路49の判定結果を取り込んで保
持し、保持した判定結果をMODE信号としてMODE判定回路
49及びセレクタ回路52に出力する。
セレクタ回路52は、SDDET信号にしたがってMODE信号あ
るいはMODE判定回路49が出力する判定結果を選択して、
セレクタ回路42,43に与える。セレクタ回路52は、SDDET
信号が“1"レベルの場合は判定結果を選択し、SDDET信
号が“0"レベルの場合にはMODE信号を選択する。
るいはMODE判定回路49が出力する判定結果を選択して、
セレクタ回路42,43に与える。セレクタ回路52は、SDDET
信号が“1"レベルの場合は判定結果を選択し、SDDET信
号が“0"レベルの場合にはMODE信号を選択する。
カウンタ53は、第２図に示したカウンタ22と同様に機能
するものであり、カウンタ22との違いは、SDDET信号が
“1"レベルの場合に、MODE判定回路49から出力される位
置信号初期値がセットされる。
するものであり、カウンタ22との違いは、SDDET信号が
“1"レベルの場合に、MODE判定回路49から出力される位
置信号初期値がセットされる。
このような構成にあって得られる各シフトレジスタ40,4
1の出力Y1〜Y16及び並列化受信データX0から、第12図に
示すようにして、受信データ（データ部D0〜D7,コード
バイオレーション部V0〜V7）を得るようにしている。第
12図において、受信データD1〜D7及びV1〜V7はF/Fの出
力Y1〜Y14をそのまま対応させる。
1の出力Y1〜Y16及び並列化受信データX0から、第12図に
示すようにして、受信データ（データ部D0〜D7,コード
バイオレーション部V0〜V7）を得るようにしている。第
12図において、受信データD1〜D7及びV1〜V7はF/Fの出
力Y1〜Y14をそのまま対応させる。
一方、受信データV0は、MODE信号が“1"レベルの場合は
F/Fの出力Y16をセレクタ回路54により選択して対応さ
せ、MODE信号が“0"レベルの場合には並列化受信データ
X0をセレクタ回路54により選択して対応させる。また、
受信データD0は、MODE信号が“1"レベルの場合はF/Fの
出力Y15をセレクタ回路55により選択して対応させ、MOD
E信号が“0"レベルの場合にはF/Fの出力Y16をセレクタ
回路55により選択して対応させる。
F/Fの出力Y16をセレクタ回路54により選択して対応さ
せ、MODE信号が“0"レベルの場合には並列化受信データ
X0をセレクタ回路54により選択して対応させる。また、
受信データD0は、MODE信号が“1"レベルの場合はF/Fの
出力Y15をセレクタ回路55により選択して対応させ、MOD
E信号が“0"レベルの場合にはF/Fの出力Y16をセレクタ
回路55により選択して対応させる。
次に、第９図に示した整列回路の動作を、第13図乃至第
16図を参照して説明する。
16図を参照して説明する。
第13図はMODE信号が“1"であり、受信クロック信号とER
コードが整合している時の動作を示している。MODE信号
が“1"であることから、シフトレジスタ40,41はそれぞ
れY13,Y14にY15,Y16をそのままシフトインしてY0〜Y16
に出力する。この時、Y1〜Y16にSDパターンが検出さ
れ、SD検出信号Ｂに“1"が出力される。MODE判定回路49
は、第11図に従い新しいMODE信号として“1"を判定結果
として出力し、位置信号初期値は“000"を出力する。新
しいMODE信号も“1"であることから、SELECT信号は“1"
のままである。このため、整列化ERコードはY1〜Y16に
出力され、位置信号が“111"である時に第１受信データ
として取り出すことができる。
コードが整合している時の動作を示している。MODE信号
が“1"であることから、シフトレジスタ40,41はそれぞ
れY13,Y14にY15,Y16をそのままシフトインしてY0〜Y16
に出力する。この時、Y1〜Y16にSDパターンが検出さ
れ、SD検出信号Ｂに“1"が出力される。MODE判定回路49
は、第11図に従い新しいMODE信号として“1"を判定結果
として出力し、位置信号初期値は“000"を出力する。新
しいMODE信号も“1"であることから、SELECT信号は“1"
のままである。このため、整列化ERコードはY1〜Y16に
出力され、位置信号が“111"である時に第１受信データ
として取り出すことができる。
第14図はMODE信号が“1"であるときに、受信クロック信
号とERコードがずれている場合の動作を示している。MO
DE信号が“1"であることから、シフトレジスタ40,41は
それぞれY13,Y14にY15,Y16をそのままシフトインしてY0
〜Y16に出力する。この時、Y0〜Y15にSDパターンが検出
され、SD検出信号Ａに“1"が出力される。MODE判定回路
49は第11図に従い新しいMODE信号として“0"を判定結果
として出力し、位置信号初期値は“001"を出力する。新
しいMODE信号が“0"であることから、SELECT信号は直ち
に“0"になり、Y13はY16の値を、Y14はX0の値をシフト
インするようにセレクタ回路42,43が動作する。従っ
て、整列化ERコードはY1〜Y14、Y16、X0に出力される。
D0及びV0はそれぞれY16,X0が出力されるように選択され
ているので、位置信号が“111"である時に第１受信デー
タとして取り出すことができる。
号とERコードがずれている場合の動作を示している。MO
DE信号が“1"であることから、シフトレジスタ40,41は
それぞれY13,Y14にY15,Y16をそのままシフトインしてY0
〜Y16に出力する。この時、Y0〜Y15にSDパターンが検出
され、SD検出信号Ａに“1"が出力される。MODE判定回路
49は第11図に従い新しいMODE信号として“0"を判定結果
として出力し、位置信号初期値は“001"を出力する。新
しいMODE信号が“0"であることから、SELECT信号は直ち
に“0"になり、Y13はY16の値を、Y14はX0の値をシフト
インするようにセレクタ回路42,43が動作する。従っ
て、整列化ERコードはY1〜Y14、Y16、X0に出力される。
D0及びV0はそれぞれY16,X0が出力されるように選択され
ているので、位置信号が“111"である時に第１受信デー
タとして取り出すことができる。
第15図はMODE信号が“0"であり、受信クロック信号とER
コードがずれている時の動作を示している。MODE信号が
“0"であることから、シフトレジスタ40,41はY13,Y14に
それぞれY16,X0をシフトインしてY0〜Y16に出力する。
この時、Y1〜Y14,Y16,X0にSDパターンが検出されるが、
SD検出回路45においてMODE信号が“0"の時にはSDパター
ンとの一致検出を行うようにされているので、SD検出信
号Ｂに“1"が出力される。MODE判定回路49は第11図に従
い新しいMODE信号として“0"を判定結果として出力し、
位置信号初期値は“000"を出力する。新しいMODE信号も
“0"であることから、SELECT信号は“0"のままであり、
Y13はY16の値を、Y14はX0の値をシフトインするように
セレクタ回路42,43が動作する。従って、整列化ERコー
ドはY1〜Y14,Y16,X0に出力される。このため、D0及びV0
はそれぞれY16,X0が出力されるよう選択されているの
で、位置信号が“111"である時に第１受信データとして
取り出すことができる。
コードがずれている時の動作を示している。MODE信号が
“0"であることから、シフトレジスタ40,41はY13,Y14に
それぞれY16,X0をシフトインしてY0〜Y16に出力する。
この時、Y1〜Y14,Y16,X0にSDパターンが検出されるが、
SD検出回路45においてMODE信号が“0"の時にはSDパター
ンとの一致検出を行うようにされているので、SD検出信
号Ｂに“1"が出力される。MODE判定回路49は第11図に従
い新しいMODE信号として“0"を判定結果として出力し、
位置信号初期値は“000"を出力する。新しいMODE信号も
“0"であることから、SELECT信号は“0"のままであり、
Y13はY16の値を、Y14はX0の値をシフトインするように
セレクタ回路42,43が動作する。従って、整列化ERコー
ドはY1〜Y14,Y16,X0に出力される。このため、D0及びV0
はそれぞれY16,X0が出力されるよう選択されているの
で、位置信号が“111"である時に第１受信データとして
取り出すことができる。
第16図はMODE信号が“0"であり、受信クロック信号とER
コードが整合している時の動作を示している。MODE信号
が“0"であることから、シフトレジスタ40,41はY13,Y14
にそれぞれY16,X0をシフトインしてY0〜Y16に出力す
る。この時、Y0,Y14,Y16にSDパターンが検出されるが、
SD検出回路44において、MODE信号が“0"の時にはSDパタ
ーンとの一致検出を行うようにされているので、SD検出
信号Ａに“1"が出力される。MODE判定回路49は第11図に
従い新しいMODE信号として“1"を判定結果として出力
し、位置信号初期値は“000"を出力する。新しいMODE信
号が“1"であることから、SELECT信号は直ちに“1"とな
りシフトレジスタ40,41はX1,X0をそのままシフトインす
るようにされる。これにより、整列化ERコードはY1〜Y
16に出力され、位置信号が“111"である時に第１受信デ
ータとして取り出すことができる。
コードが整合している時の動作を示している。MODE信号
が“0"であることから、シフトレジスタ40,41はY13,Y14
にそれぞれY16,X0をシフトインしてY0〜Y16に出力す
る。この時、Y0,Y14,Y16にSDパターンが検出されるが、
SD検出回路44において、MODE信号が“0"の時にはSDパタ
ーンとの一致検出を行うようにされているので、SD検出
信号Ａに“1"が出力される。MODE判定回路49は第11図に
従い新しいMODE信号として“1"を判定結果として出力
し、位置信号初期値は“000"を出力する。新しいMODE信
号が“1"であることから、SELECT信号は直ちに“1"とな
りシフトレジスタ40,41はX1,X0をそのままシフトインす
るようにされる。これにより、整列化ERコードはY1〜Y
16に出力され、位置信号が“111"である時に第１受信デ
ータとして取り出すことができる。
以上説明したように、この実施例では、シフトレジスタ
による受信データ保持部のなかにセレクタ回路を具備し
たので、前述した実施例に比べ更にセレクタ回路の個数
を減少させることができる。更に、SDを検出した時以外
はSELECT信号にMODE信号が出力されているため、整列化
ERコードを作成するセレクタ回路54,55はシフトレジス
タ40,41中のセレクタ回路42,43と等価である。即ち、SD
を検出した時に整列化ERコードを使用しないならば、整
列回路54,55を整列回路40,41におきかえることができ
る。即ち、D0としてY15を、V0としてY16′を出力すれば
よい。このように構成した場合には、必要なセレクタ回
路はSD検出回路44,45中のものを含め６個であり、前述
した実施例に必要な16個に比べはるかに少ないハードウ
ェア量で実現することができる。
による受信データ保持部のなかにセレクタ回路を具備し
たので、前述した実施例に比べ更にセレクタ回路の個数
を減少させることができる。更に、SDを検出した時以外
はSELECT信号にMODE信号が出力されているため、整列化
ERコードを作成するセレクタ回路54,55はシフトレジス
タ40,41中のセレクタ回路42,43と等価である。即ち、SD
を検出した時に整列化ERコードを使用しないならば、整
列回路54,55を整列回路40,41におきかえることができ
る。即ち、D0としてY15を、V0としてY16′を出力すれば
よい。このように構成した場合には、必要なセレクタ回
路はSD検出回路44,45中のものを含め６個であり、前述
した実施例に必要な16個に比べはるかに少ないハードウ
ェア量で実現することができる。
なお、この発明は、上記実施例に限定されることはな
く、例えば並列化受信データがＮビットの場合であって
も適用可能であり、このような場合には、Ｎビットの並
列化受信データに対応して、シフトレジスタ、SD検出回
路、Ｎ入力のセレクタ回路を用意し、Ｎ入力のセレクタ
回路がシフトレジスタの各段の適切な出力を選択するよ
うなMODE信号を生成するようにすれば良い。例えば、10
0Mビット/secの信号速度であっては、８ビットの並列化
受信データと12.5MHzの受信クロック信号をメディアイ
ンタフェースが出力するようにすれば、NC装置では、整
列回路を８個のシフトレジスタ及びSD検出回路と16個の
８入力セレクタ回路を用いて構成することができる。
く、例えば並列化受信データがＮビットの場合であって
も適用可能であり、このような場合には、Ｎビットの並
列化受信データに対応して、シフトレジスタ、SD検出回
路、Ｎ入力のセレクタ回路を用意し、Ｎ入力のセレクタ
回路がシフトレジスタの各段の適切な出力を選択するよ
うなMODE信号を生成するようにすれば良い。例えば、10
0Mビット/secの信号速度であっては、８ビットの並列化
受信データと12.5MHzの受信クロック信号をメディアイ
ンタフェースが出力するようにすれば、NC装置では、整
列回路を８個のシフトレジスタ及びSD検出回路と16個の
８入力セレクタ回路を用いて構成することができる。
［発明の効果］ 以上説明したように、この発明によれば、直列ビット列
として与えられる通信データを並列化して、並列化され
たデータに同期して通信データから所望のデータを選択
抽出するようにしているので、通信データの並列化以後
の動作処理を通信データの転送速度と同等もしくはそれ
以下の周波数のクロック信号に同期して行なうことが可
能となる。この結果、通信網との入出力部の構成を複雑
化することなく、低消費電力化及び設計、製造の容易化
を達成し得る通信制御装置を提供することができる。
として与えられる通信データを並列化して、並列化され
たデータに同期して通信データから所望のデータを選択
抽出するようにしているので、通信データの並列化以後
の動作処理を通信データの転送速度と同等もしくはそれ
以下の周波数のクロック信号に同期して行なうことが可
能となる。この結果、通信網との入出力部の構成を複雑
化することなく、低消費電力化及び設計、製造の容易化
を達成し得る通信制御装置を提供することができる。
第１図はこの発明の一実施例に係る通信制御装置を使用
した通信システムの構成を示す図、第２図、第３図及び
第５図第１図に示す装置の要部構成を示す図、第４図は
第２図及び第３図の動作説明図、第６図及び第７図は第
１図に示す装置の動作説明図、第８図はこの発明の他の
実施例に係る要部構成を示す図、第９図はこの発明のさ
らに他の実施例に係わる整列回路の構成を示す図、第10
図及び第12図は第９図に示す回路における要部構成を示
す図、第11図は、第９図に示す回路における要部構成の
動作説明図、第13図乃至第16図は第９図に示す回路の動
作説明図、第17図はLANシステムにおける通信データの
一形態を示す図、第18図は従来のLANシステムにおける
要部構成を示す図である。 11……メディアインタフェース 12……ネットワークコントロール装置 13……整列回路 14……送出回路 15……送受信制御回路 16,17……シフトレジスタ 18,19……SD検出回路 21……フリップフロップ 22……カウンタ 23……セレクタ回路
した通信システムの構成を示す図、第２図、第３図及び
第５図第１図に示す装置の要部構成を示す図、第４図は
第２図及び第３図の動作説明図、第６図及び第７図は第
１図に示す装置の動作説明図、第８図はこの発明の他の
実施例に係る要部構成を示す図、第９図はこの発明のさ
らに他の実施例に係わる整列回路の構成を示す図、第10
図及び第12図は第９図に示す回路における要部構成を示
す図、第11図は、第９図に示す回路における要部構成の
動作説明図、第13図乃至第16図は第９図に示す回路の動
作説明図、第17図はLANシステムにおける通信データの
一形態を示す図、第18図は従来のLANシステムにおける
要部構成を示す図である。 11……メディアインタフェース 12……ネットワークコントロール装置 13……整列回路 14……送出回路 15……送受信制御回路 16,17……シフトレジスタ 18,19……SD検出回路 21……フリップフロップ 22……カウンタ 23……セレクタ回路
Claims (6)
- 【請求項１】通信網との間で通信データを直列データと
して入出力手段を介して制御手段の制御の下に送受信す
る通信制御装置において、 通信網から与えられる直列データを入力順にｎビット毎
に区切り、ｎビットの並列データに変換する変換手段
と、 前記ｎビットの並列データに同期したクロック信号を生
成するクロック信号生成手段と、 前記並列データを前記クロック信号に同期して順次並列
に取り込み保持する保持部と、該保持部に保持された複
数の並列データに受信データの開始を示すデータ開始識
別情報が含まれるか否かを検出し、かつ前記データ開始
識別情報が並列データの中に配置された位置を示すアラ
イメント情報を生成する検出生成部と、該検出生成部に
よって前記保持部に保持された並列データにデータ開始
識別情報が検出されると、データ開始識別情報を示す複
数の並列データに続いて前記保持部に保持される並列デ
ータから前記アライメント情報に応じて受信データを抽
出する抽出部とからなる整列手段と を有することを特徴とする通信制御装置。 - 【請求項２】通信網との間で通信データを直列データと
して入出力手段を介して制御手段の制御の下に送受信す
る通信制御装置において、 通信網から与えられる直列データを入力順にｎビット毎
に区切り、ｎビットの並列データに変換する変換手段
と、 前記ｎビットの並列データに同期したクロック信号を生
成するクロック信号生成手段と、 前記並列データを前記クロック信号に同期して順次並列
に取り込み、受信データの開始を示すデータ開始識別情
報が並列データの中に配置された位置を示すアライメン
ト情報に応じて取り込んだ並列データを再配列して保持
する保持部と、前記保持部に与えられる並列データに前
記データ開始識別情報が含まれるか否かを検出し、かつ
前記アライメント情報を生成する検出生成部と、該検出
生成部によって検出されたアライメント情報とそれまで
のアライメント情報とが変化したか否か判定して、判定
結果を前記保持部に与える判定部と、前記検出生成部に
よって前記保持部に保持された並列データにデータ開始
識別情報が検出されると、前記アライメント情報にかか
わらずデータ開始識別情報を示す複数の並列データに続
いて前記保持部の予め設定された保持領域に保持される
複数の並列データを受信データの一部として受信データ
を抽出する抽出部とからなる整列手段とを有することを
特徴とする通信制御装置。 - 【請求項３】前記変換手段と前記クロック信号生成手段
は、前記入出力手段に含まれてなる ことを特徴とする請求項１又は２記載の通信制御装置。 - 【請求項４】前記整列手段は、前記変換手段と前記クロ
ック信号生成手段を含んでなることを特徴とする請求項
１又は２記載の通信制御装置。 - 【請求項５】連続した直列ビット列の通信データを通信
網に対して送受信する通信制御装置において、 前記直列ビット列の通信データを入力順にｎビット毎に
区切ることにより並列ビット列のデータに変換する変換
手段及び、 前記並列ビット列のデータ転送速度に同期したクロック
信号を前記通信データより生成するクロック生成手段を
有するメディアインタフェースと、 前記クロック信号に同期して前記並列ビット列のデータ
を取り込んで保持するｎ個のシフトレジスタ及び、 前記ｎ個のシフトレジスタからのｍビットの出力データ
とデータ開始識別情報とを比較して、前記ｍビットのい
ずれのビットから始まるデータの連続が前記データ開始
識別情報と一致するかを検出するｎ個のデータ開始識別
情報検出手段及び、 前記データ開始識別情報と一致する前記シフトレジスタ
からの出力データを受けた前記データ開始識別情報検出
手段の出力を受けて、前記データ開始識別情報と一致し
たデータの連続がいずれのビットから始まったものかを
判別する情報を記憶すると共に、モード信号を出力する
モード記憶回路及び、 前記クロック信号よりｍビットのデータの区切りに対応
する位置信号を発生するカウンタ回路及び、 前記モード信号に対応して前記シフトレジスタの出力デ
ータの採用順序を選択し、前記ｍビットの出力データの
整列を行う（ｍ−１）個のセレクタ回路を有する整列回
路と を有することを特徴とする通信制御装置。 - 【請求項６】連続した直列ビット列の通信データを通信
網に対して送受信する通信制御装置において、 前記直列ビット列の通信データを入力順にｎビット毎に
区切ることにより並列ビット列のデータに変換する変換
手段及び、 前記並列ビット列のデータ転送速度に同期したクロック
信号を前記通信データより生成するクロック生成手段を
有するメディアインタフェースと、 前記クロック信号に同期して前記並列ビット列のデータ
を取り込んで保持するｎ個のシフトレジスタ及び、 前記ｎ個のシフトレジスタからのｍビットの出力データ
とデータ開始識別情報とを比較して、前記ｍビットのい
ずれのビットから始まるデータの連続が前記データ開始
識別情報と一致するかを検出するｎ個のデータ開始識別
情報検出手段及び、 前記データ開始識別情報と一致する前記シフトレジスタ
からの出力データを受けた前記データ開始識別情報検出
手段の出力を受けて、前記データ開始識別情報と一致し
たデータの連続がいずれのビットから始まったものかを
判定すると共に、位置信号初期値を決定するモード判定
回路及び、 前記モード判定回路の判定結果を判別する情報を記憶す
ると共に、モード信号を出力するモード記憶回路及び、 前記モード判定回路の位置信号初期値を受け、前記クロ
ック信号よりｍビットのデータの区切りに対応する位置
信号を発生するカウンタ回路及び、 前記ｎ個のうちの一つのシフトレジスタの第１ビットと
第２ビットとの間に設けられ、前記一つのシフトレジス
タとは他のシフトレジスタの第１ビットへの入力を前記
一つのシフトレジスタの第２ビットに入力するか、前記
一つのシフトレジスタの第１ビットの出力を前記一つの
シフトレジスタの第２ビットに入力するかを選択する第
１のセレクタ回路及び、 前記他のシフトレジスタの第１ビットと第２ビットとの
間に設けられ、前記一つのシフトレジスタの第１ビット
の出力を前記他のシフトレジスタの第２ビットに入力す
るか、前記他のシフトレジスタの第１ビットの出力を前
記他のシフトレジスタの第２ビットに入力するかを選択
する第２のセレクタ回路及び、 前記モード信号及び前記データ開始識別情報検出手段の
出力を受けて前記第１及び第２のセレクタ回路に選択信
号を出力する第３のセレクタ回路を有する整列回路と を有することを特徴とする通信制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230319A JPH0758971B2 (ja) | 1989-09-07 | 1989-09-07 | 通信制御装置 |
| EP90117280A EP0416644B1 (en) | 1989-09-07 | 1990-09-07 | Communication control device |
| DE69024432T DE69024432T2 (de) | 1989-09-07 | 1990-09-07 | Einrichtung zur Kommunikationssteuerung |
| KR1019900014129A KR940000180B1 (ko) | 1989-09-07 | 1990-09-07 | 통신제어장치 |
| US08/000,543 US5331668A (en) | 1989-09-07 | 1993-01-04 | Communication control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230319A JPH0758971B2 (ja) | 1989-09-07 | 1989-09-07 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0394543A JPH0394543A (ja) | 1991-04-19 |
| JPH0758971B2 true JPH0758971B2 (ja) | 1995-06-21 |
Family
ID=16905970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230319A Expired - Fee Related JPH0758971B2 (ja) | 1989-09-07 | 1989-09-07 | 通信制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5331668A (ja) |
| EP (1) | EP0416644B1 (ja) |
| JP (1) | JPH0758971B2 (ja) |
| KR (1) | KR940000180B1 (ja) |
| DE (1) | DE69024432T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621773A (en) * | 1996-03-08 | 1997-04-15 | Lsi Logic Corporation | Method and apparatus for fast synchronization of T1 extended superframes |
| US6115406A (en) * | 1999-09-10 | 2000-09-05 | Interdigital Technology Corporation | Transmission using an antenna array in a CDMA communication system |
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