JPH02131289A - 画面重ね合わせシステムにおけるクロックスキュー調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明は、同期化システムに用いられ、システムを構
成する各回路のクロック位相を調整することによりシス
テム全体の同期化を行うクロックスキュー調整回路に関
する。 「従来の技術」 パーソナルコンピュータ等において、複数の画面を重ね
合わせて表示させることが可能なンステムが実現されて
いる。この種のシステムには、複数の表示制御回路が搭
載されており、各表示制御回路の出力信号に基づいて画
面の重ね合わせ表示が行われる。また、このシステムで
は、正常な画面重ね合わせ表示を行うために、各表示制
御回路の同期化が行われている。 第７図は従来の画面重ね合わせシステムの構成を示すブ
ロック図である。ｌはシステム全体を制御するＣＰＵ（
中央処理装置）であり、コモンバスＣＢを介して各部と
データの授受を行う。２はＲＡＭであり、ＣＰＵＩにお
ける演算処理データの一時記憶等が行われる。３はＲＯ
Ｍであり、このシステムの制御プログラムが記憶されて
いる。４および５は表示制御回路である。これらの表示
制御回路４および５には、ビデオＲＡＭおよび漢字１０
Ｍ（共に図示せず）が接続されている。そして、これら
の表示制御回路４および５では、ＣＰＵＩの制御に基づ
いて、表示画面を構成する各ドットの点灯制御情報が作
成され、各ドット毎に、ドットの表示色を指定するカラ
ーコードかドット信号として出力されると共に、ドット
信号と同期したドブトクロックが出力される。６は優先
度切換回路であり、表示制御回路４および５の各出力信
号を各々の優先度に従って選択し、選択された信号を表
示装置７に供給する。このシステムでは、表示制御回路
４の出力信号が優先されるようになっている。従って、
表示制御回路４はマスク表示制御回路、表示制御回路５
はスレーブ表示制御回路と呼ばれる。 第８図は第７図における表示制御回路４および５と優先
度切換回路６の構成を示すブロック図である。表示制御
回路５には、オンレータＯＳＣの出力信号がマスククロ
ックとして人力される。また、表示制御回路４には、オ
シレータＯＳＣの出力信号が遅延回路４Ｄによって遅延
されてマスタクロックとして入力される。ここで、遅延
回路４ＤはＣＰＵ　Ｉからの制御信号によって遅延時間
が切り換えられるようになっている。なお、この遅延回
路４Ｄの役割については後述する。表示制御回路４から
は、表示画面を構成する各ドット毎に、ドット信号ＶＤ
ＴＭと、これと同期したドツトクロックＤＣＫＭが出力
される。ここで、表示するドットが透明の場合、ドット
信号におけるカラーコードは全ビットが“０”となって
いる。表示制御回路５からも同様に、ドット信号ＶＤＴ
Ｓと、これと同期したドットクロックＤＣＫＳが出力さ
れる。また、表示制御回路５から表示制御回路４に水平
同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣを送
ることによって各表示制御回路のドット単位での同期化
が行われる。 優先度切換回路６は、レジスタ６ａおよび６ｂ，セレク
タ６ｃＳＯＲゲート６ｄ，レジスタ６ｅからなる。ドッ
ト信号Ｖ　Ｄ　Ｔ　ＭおよびＶ　Ｄ　’ｌ’　Ｓは、各
々レノスタ６ａおよび６ｂに入力データとして供給され
る。また、レジスタ６ａおよび６ｂには、ドツトクロッ
クＤＣＫＳが共通にクロック信号として供給される。そ
して、ドツトクロックＤＣＫＳの立ら上がり時点におい
て、ドット信号ＶＤＴＭおよびＶＤＴＳか、各々レジス
タ６ａおよび６ｂに読み込まれる。 レジスタ６ａの全ビットの出力信号はＯＲゲート６ｄに
入力される。そして、これらの出力信号レベルがすべて
“０”の場合、すなわち、表示ドットが透明の場合、Ｏ
Ｒゲート６ｄの出力レベルが“０”となる。セレクタ６
ｃはＯＲゲート６ｄによって切り換えられる。そして、
ＯＲゲート６ｄの出力レベルが“０”の場合はレジスタ
６ａが、また、ｌ“の場合はレジスタ６ｂが選択され、
選択されたレジスタの出力信号がレジスタ６ｅに人力さ
れる。 レジスタ６ｅは、入力データをドツトクロックＤＣＫＳ
の立ち上がりのタイミングで読み込み、表示装置７に出
力する。 このようにして、この優先度切換回路６では、マスク表
示制御回路４から出力されるドット信号ＶＤＴＭの表示
色が透明の場合はスレーブ表示制御回路５のドット信号
ＶＤＴＳが選択され、また、そうでない場合はマスク表
示制御回路４から出力されるドット信号ＶＤＴＭか選択
され、表示装置７に入力される。この結果、表示装置７
には２つの画面の重ね合わせ表示が行われる。 さて、この画面重ね合わせシステムでは、表示制御装置
４および５から出力されるドット信号ＶＤＴＭおよびＶ
ＤＴＳを共通のクロックＤＣＫＳによってレジスタ６ａ
および６ｂに読み込むようにしている。しかしながら、
表示制御回路４および５は、素子の製造バラツキにより
信号伝達遅延時間か異なり、たとえ共通のマスタクロッ
クで駆動したとしても出力信号ＶＤＴＭおよびＤＣＫＭ
と出力信号ＶＤＴＳおよびＤＣＫＳとは、信号が変化す
るタイミングが大きくずれてしまうことがある。特に、
表示制御回路４および５が別々のＬＳＩチップで実現さ
れているような場合は、この傾向が赳だしい。そのため
、以下に説明する問題が発生する。 第９図は信号ＶＤＴＭおよびＤＣＫＭと信号ＶＤＴＳお
よびＤＣＫＭの各種位相関係を示したタイムチャートで
ある。第８図の表示制御回路４において、ドット信号Ｖ
ＤＴＭはドットクロヅクＤＣＫＭの立ち上がりに同期し
て、その内容がＭＯ、Ｍｌ、Ｍ２、〜と切り換えられる
。また、表示制御回路５においてら、ドット信号ＶＤＴ
ＳはドットクロックＤＣＫＳの立ち上がりに同期して、
その内容がＳＯ、Ｓ１、８２〜と切り換えられる。 さて、各出力信号の位相が（ａ）のような関係にある場
合、例えば、第９図で斜線表示したドブトクロックＤＣ
ＫＳの立ち上がり時には、データＭ１およびＳ１が各々
レノスタ６日および６ｂに読み込まれる。従って、この
ような位相関係においては、表示装置７に正常な重ね合
わせ表示がなされる。 しかし、（ｂ）の場合のように、ドット信号ＶＤＴＭの
切り換わり時点付近でドツトクロックＤＣＫＳが立ち上
がるような位相関係になると、後続のレジスタ６ａにお
けるデータ読み込み動作が非常に不安定な状態となる。 すなわち、動作中における各出力信号のジッダなどによ
り、例えば、斜線表示したドットクロックＤＣＫＳの立
ち上がり時には、データＭ１がレジスタ６ａに読み込ま
れたり、データＭ２が読み込まれたり、非常に不安定な
状態となる。従って、このような位相関係においては、
表示装置７に正常な重ね合わせ表示がなされない。 このように、表示制御回路４および５の信号遅延時間の
バラッキに起因して、正常な重ね合わせ表示が行われな
くなる可能性がある。この場合、マスタクロックＭＣＫ
の周期を十分に大きくすることにより、各ドブトクロッ
クの位相差の影響を受けないようにすることができるが
、このようにすると、システムのスピードが下がってし
まい、要求性能を満足させることができなくなってしま
う。従って、従来の画面重ね合わせシステムでは、第８
図に示すように、遅延回路４Ｄによって表示制御回路４
および５に供給されるマスタクロックＭＣＫの位相差を
調整するようにしていた。そして、このようにすること
で、ドット信号ＶＤＴＭおよびＶＤＴＳの位相差を調整
し、同一ドットに対応するデータか、レジスタ６ａおよ
び６ｂに読み込まれるようにしていた。 「発明が解決しようとする課題」 ところで、上述した従来の画面重ね合わせシステムは、
表示制御回路に対して遅延回路を外付けする必要があり
、部品点数が増えてしまう。また、システムを１台製造
する毎に、表示制御装置４および５の出力信号の位相を
確認し、正常な動作が得られるように遅延回路４Ｄの遅
延量を調整する必要があったため、この調整工程を製造
工程の中に設けていた。従って、製造コストが大きくな
ってしまうという問題があった。 この発明は上述した事情に鑑みてなされたもので、上述
の画面重ね合わせシステムのような同期化システムにお
いて、システムを構成する各回路のクロックの位相を自
動的に調整し、システムの同期化を行うことを可能にす
るクロックスキュー調整装置を提供することを目的とし
ている。 「課題を解決するための手段−１ 上記課題を解決するため、第１の発明は、クロックによ
って駆動され、該クロックに同期したデータ信号を出力
する制御回路を複数有し、これらの制御回路の各出力信
号に基づいて同期化を行う同期化システムにおいて、 前記複数の制御回路における各出力信号の位相差を検出
する位相検出手段と、 前記各制御回路のクロックの位相を、前記位相差に応じ
て調整するクロックスキュー調整手段とを具備すること
を特徴としている。 また、第２の発明は、クロックによって駆動され、表示
画面を構成するドット信号および該ドット信号に同期し
たドツトクロックを出力する表示制御回路を複数有し、
これらの表示制御回路から出力されるドット信号および
ドツトクロックに基づいて表示装置に複数の画面の重ね
合わせ表示を行う画面重ね合わせシステムにおいて、萌
記複数の表示制御回路における各出力信号の位相差を検
出する位相検出手段と、 而記各表示制御回路のクロックの位相を、萌記位相差に
応じて調整するクロックスキュー調整手段と を具備することを特徴としている。 また、第３の発明は、第２の発明における位相検出手段
が、複数の表示制御回路の中の特定の表示制御回路にお
けるドットクロックと他の表示制御回路におけるドット
信号との位相差を検出することを特徴としている。 また、第４の発明は、第２の発明における位相検出手段
が、前記複数の表示制御回路から出力される各ドットク
ロックの位相差を検出することを特徴としている。 「作用」 上記各構成によれば、位相検出手段によって、各制御回
路の出力信号の位相差が検出される。そして、この検出
結果に基づいて、各制御回路のクロック位相か調整され
る。この結果、各制御回路の出力信号の位相が調整され
、システムの同期が正常に行われる。 「実施例」 以下、図面を参照して本発明の実施例について説明する
。

【実施例Ｉ】

第１図はこの発明の第１の実施例によるクロックスキュ
ー調整回路１０のブロック図、第２図は同回路１０が内
蔵された嚢示制御回路４ａをマスク表示制御回路として
用いた画面重ね合わせシステムのブロック図である。な
お、、第２図において、前述した第８図と対応する部分
には同一の符号が付してある。この第２図における画面
重ね合わせシステムにおいては、表示制御回路４ａから
出力されるドット信号ＶＤＴＭが位相比較用のフェーズ
データ信号ＰＤＴとして表示制御回路４ａに再人力され
るよう１こなっている。また、表示制御回路５から出力
されるドットクロックＤＣＫＳが位相比較用のフェーズ
クロックＰＣＫとして表示制御回路４ａに人力されるよ
うになっている。 第１図に示すクロックスキュー調整回路ｌＯにおいて、
オシレータＯＳＣから供給されたマスククロックＭＣＫ
は、遅延回路１１によって遅延され、内部クロックＣＬ
Ｋとして表示制御回路４ａの各部に供給される。そして
、表示制御回路４ａの各部は、この内部クロックＣＬＫ
に同期して動作する。ここで、遅延回路１１は、制御信
号によってその遅延量を調整することが可能な構成とな
っている。従って、表示制御回路４ａと表示制御回路５
との位相調整が可能である。 第２図の画面重ね合わせシステムにおいて、初期化が行
われると、その最後の動作モードとしてクロックスキュ
ー調整モードが実行される。このモードでは、セレクタ
ｌ２に入力されるテスト信号’ｒ　Ｓ　Ｔ　ｈ＜“１“
となり、テストパターン発生回路ｌ３から出力されるテ
ストパターンＴ　Ｄ　’Ｉ”がセレクタＩＩおよびバッ
ファｌ３を介し、ドット信号Ｖ　ｌ）　Ｔ　Ｍとして出
力される。そして、位相検出回路１５によってドット信
号Ｖ　Ｄ　Ｔ　Ｍと表示制御回路５のドツトクロックＤ
ＣＫＳとの位相差が検出され、位相差に応じた検出信号
ＥＲが出力される。 そして、この検出信号ＥＲは内部クロックＣＬＫによっ
て結果状聾表示回路Ｉ６に取り込まれる。 そして、結果状態表示回路１６では、ドット信号ＶＤＴ
ＭとドツトクロックＤＣＫＳとが所定の位相関係を満足
するか否かが検出信号ＥＲから判定され、満足しない場
合にエラー信号ＥＲＳＴが出力される。 遅延回路Ｉｔの遅延量を変化させると、ドット信号ＶＤ
ＴＭの位相がそれに合わせて変化する。 従って、表示制御回路５から出力されるドットクロック
ＤＣＫＳとドット信号ＶＤＴＭとの位相差が変化する。 このクロックスキュー調整回路ｌＯでは、遅延回路Ｉｆ
の遅延量か各種切り換えることによって内部クロックＣ
ＬＫの位相が切り換えられ、各位相条件毎にエラー信号
ＥＲＳＴの発生の有無が確認される。そして、エラー信
号ＥＲＳ′ｒの出力されない安定した内郎クロック位相
が探索される。 そして、以上のようにして、内部クロックＣＬＫの位相
調整が完了すると、画面重ね合わせンステムは通常の表
示モードとなる。通常の表示モードにおいては、テスト
信号ＴＳＴが“０”となる。 そして、表示画面を構成する各ドットのカラーコードが
、ドットデータ発生回路１７から１ドット分ずつ内部ク
ロックＣＬＫに同期して読み出され、これがセレクタ１
２およびバッファｌ４を介してドソト信号ＶＤＴＭとし
て出力される。なお、内部クロックＣＬＫはバッファ１
８を介してドットクロヅクＤＣＫＭとして出力されるが
、第２図の画面重ね合わせシステムではこのドットクロ
ックＤＣＫＭは使用されない。 次に、上述したクロックスキュー調整回路ｌＯの具体例
について説明する。第３図はクロソクスキュー調整回路
１０の具体例を示す回路図、第４図は第３図に示す回路
の動作を示すタイムヂャートである。なお、第１図の各
ブロックが第３図のどの回路に相当するのかを明確にす
るために、第１図において各ブロックに付した符号を、
第３図の該当する回路に付してある。以下、この回路の
動作を説明する。 画面重ね合わせシステムにおいて、クロックスキュー調
整モードが開始されると、制御データＤ１゛Ｂが供給さ
れる。この制御データＤＴＢは、書込信号ＷＣＳによっ
てレジスタｌｌａに書き込まれる。そして、レジスタｌ
ｌａの第４ビット出力（この場合“１”）はテスト信号
ＴＳＴとしてテストパターン発生回路夏３およびセレク
タ１２に供給される。また、レジスタＩｌａの第０〜第
２ビットはセレクト信号ＴＳＯ−ＴＳ２としてセレクタ
ｌｌｄに、第３ビットは信号ＰＳＬとしてＥ　Ｘ　Ｏ　
ＲゲートＩｌｂに入力される、 オシレータＯＳＣ（第１図、第２図）から入力されたマ
スタクロックＭＣＫは、ＥＸＯＲゲート１ｌｂを介し、
多段遅延ゲートＩｌｃに人力される。 そして、多段遅延ゲートｌｌｃの各段の遅延出力はセレ
クタ１２に供給される。そして、これら遅延出力の中の
セレクト信号ＴＳＯ〜ＴＳ２に対叫したものがセレクタ
ｔｔｄによって選択され、内部クロックＣＬＫとして出
力される。このようにして、マスタクロックＭ　Ｃ　Ｋ
に対して位相のノフトした内部クロックＣＬＫが発生さ
れる。なお、信号ＰＳＬとして“１”が出力されると、
マスタクロックＭＣＫは反転されて多段遅延ゲートｌｌ
ｃに人力される。従って、この場合、内部クロックＣＬ
Ｋの位相はさらに半周期シフトされる。 テスト信号ＴＳＴが“０”の場合は、テストパターン発
生回路１３におけるＡＮＤゲート１３ａの出力が“０”
となるので、フリップフロツブ１３ｂからは“０“が出
力される。そして、テスト信号ＴＳ′ｒが″夏″になる
と、フリップフロツプ１３ｂでは前回のＱ出力が人力デ
ータとして読み込まれるようになり、内部クロックＣＬ
Ｋと同期したトグル動作が開始される。そして、フリッ
プフロツブ１３ｂからは、第４図に示すように、内郎ク
ロックＣＬＫが立ち上がる毎に交互に“ｌ”０”を繰り
返すテストパターンＴＤＴが発生される。そして、テス
ト信号ＴＳＴが“ｌ”であるため、このテストパターン
ＴＤＴはセレクタ１２によって選択されて出力される。 そして、その出力信号はバッファＩ４に入力され、次の
内部クロックＣＬＫの立ち上がり時に、ドット信号の第
１ビット信号ＶＤＴ．とじて出力される。 この信号ＶＤＴ．は、フエーズデータ信号ＰＤＴとして
位相検出回路ｌ５内のフリップフロツプ１５ａのデータ
人力端子Ｄに人力される。一方、このフリップフロツブ
１５ａのクロック入力端子には、表示制御回路５のドツ
トクロックＤＣＫＳがフェーズクロックＰＣＫとして入
力されている。 そして、フエーズデータ信号ＰＤＴはこのフエーズクロ
ックＰＣＫによってフリップフロツプ１５ａに読み込ま
れ、フェーズクロックＰＣＫの立ち上がりに同期してフ
リップフロツプ１５ａがら信号ＲＤＴとして出力される
。そして、この信号ＲＤＴはＥＸＯＲゲート＋５ｂの一
方の入力端子に人力される。ここで、ＥＸＯＲゲート１
５ｂの他方の入力端子には、信号ＴＤＴが入力される。 そして、ＥＸＯＲゲート１５ｂからは、信号ＴＤＴのレ
ベルと信号ＲＤＴのレベルとが不一致の期間にレベルが
“ビとなる検出信号ＥＲが出力される。 さて、この検出信号ＥＲの発生タイミングは、内部クロ
ックＣＬＫとドットク口ツタＤＣＫＳとの位相関係に応
じて変化する。まず、第４図において、（ａ）の場合の
ように、ドツトクロックＤＣＫＳの位相が内部クロック
ＣＬＫよりも遅れている場合について説明する。この場
合、検出信号ＥＲは、信号ＴＤＴの変化に同期して立ち
上がり、信号ＲＤＴの変化に同期して立ち下がる。従っ
て、ドットクロックＤＣＫＳが内部クロックＣＬＫに対
して遅れるに従って（矢印Ｒ１方向）、検出信号ＥＲの
立ち下がりは遅れる（矢印Ｒ２方向）。次に、（ｂ）の
場合のように、ドッドクロックＤＣＫＳの位相が内部ク
ロックＣＬＫよりも進んでいる場合について説明する。 この場合、検出信号ＥＲは、信号ＲＤＴの変化に同期し
て立ち上がり、信号′ｒＤＴの変化に同期して立ち下が
る。従って、ドツトクロックＤＣＫＳか内部クロックＣ
ＬＫよりも進むと（矢印Ｆ１方向）、その進んだ分だけ
検出信号ＥＲは早く立ち上がる（矢印Ｆ２方向）。この
ように、検出信号ＥＲが“ｌ゜となる期間は、ドットク
ロックＤＣＫＳと内部クロックＣＬＫとの位相差に応じ
て変化する。 そして、この検出信号ＥＲは結果状態表示回路１６に人
力されるう結果状態表示回路ｌ６は、ＯＲゲート１６ａ
，シュミットトリガ回路１６ｂ，フリップフロップ１６
ｃからなる。ここで、シュミットトリガ回路１６ｂは、
結果表示回路ｌ６の動作を安定化するために設けられた
ものである。 以下、結果状態表示回路１６の検出信号ＥＲに対する動
作を説明する。クロックスキュー調整回路には、前述し
た遅延回路Ｉ１に制御データＤＴＢが入力されるその後
、テスト結果読取信号ＲＴＲが入力される。そして、こ
の信号ＲＴＲによって、フリップフロツプ１６ｃがクリ
アされ、その時点におけるエラー信号ＥＲＳＴがリセッ
トされる。従って、内部クロックＣＬＫの位相の設定が
行われ、位相比較が開始される時点では、エラー信号Ｅ
ＲＳＴは“０“となっている。この状態において、検出
信号ＥＲが変化すると、この信号の変化は、ＯＲゲート
！６ａ１　ンユミットトリガ回路１６ｂを順次伝播し、
フリップフロツプ１６ｃのデータ入力が変化する。 第４図における（ｃ）の場合のように、ドツトクロック
ＤＣＫＳの位相遅れによって検出信号ＥＲの立ち下がり
が遅れると、内部クロックＣＬＫの立ち下がり時点にお
いてシュミットトリガ回路ｌ６ｂの出力レベルは“１″
となるので、このレベル“１”が内部クロックＣＬＫに
よってフリップフロップ１６ｃに取り込まれ、エラー信
号ＥＲＳＴが立ち上がる。そして、このエラー信号ＥＲ
ＳＴはＯＲゲート１６ａおよびシュミットトリガ回路１
６ｂを介してフリップフロツブ１６ｃに再人力されるの
で、エラー信号ＥＲＳＴはレベル“ｌ”を継続する。そ
して、エラー信号ＥＲＳＴが読み取られた後、テスト結
果読取信号ＲＴＲが人力され、フリップフロツプ１６ｃ
はクリアされる。ここで、検出信号ＥＲの立ち下がり時
点と内部クロックＣＬＫの立ち下がり時点とが非常に接
近している場合に、０　１ｊ　ケート１６ａの出力に幅
の狭いパルスが発生することがある。しかし、シュミッ
トトリガ回路＋６ｂの感度が鈍いので、このパルスはフ
リップフロップ１６ｃに入力されず、フリップフロップ
１６ｃが不安定な動作に陥いることはない。なお、ドッ
トクロックＤＣＫＳの位相が内部クロックＣＬＫより進
む場合も、その位相の進みが限度を越えると、内部クロ
ックＣＬＫの立ち下がり時に検出信号ＥＲ（レベル“ｌ
”）がフリップフロツブｌ６Ｃに読み込まれることとな
り、エラー信号ＥＲＳＴが立ち上がる。 ところで、第４図に示すように、表示制御回路４ａの信
号遅延時間が大きく、内部クロックＣＬＫの立ち下がり
以後にドット信号ＶＤＴ．が変化するような場合は、上
述とは別の動作によってエラー信号ＥＲＳＴが発生され
る。すなわち、（ｄ）に示すように、ドツトクロックＤ
ＣＫＳの位相が進み、ドット信号ＶＤＴ．の切り換わり
時点より萌に立ち上がると、ドット信号ＶＤＴ．とじて
は、ドブトクロックＤＣＫＳの位相が正常であった場合
と比べて１周期前のデータがフリップフロツプ１５ａに
読み込まれる。 そして、第４図のように、ドットＶＤＴＯの立ち下がる
時の信号遅延時間が立ち上がる場合の信号遅延時間より
も大きい場合は、（ｄ）に示すように、ドット信号ＶＤ
Ｔ．とじて毎回“ｌ”がフリツプフロツプ１５ａに読み
込まれてしまい、信号ＲＤ′ｒが“Ｉ”を持続すること
となる。この場合、信号Ｔ　Ｄ　’ｒ　ｈ＜　Ｅ　Ｘ　
Ｏ　Ｒゲート１５ｂで反転され、検出信号Ｅｌ”ｔとし
て出力されることとなり、その結果、エラー信号ＥＲＳ
Ｔが発生される。 なお、上記とは逆に、ドット信号ＶＤＴＯの立ち下がり
時の信号遅延時間の方が立ち上がり時の場合よりも大き
い場合は、信号ＲＤＴが“０”となって、エラー信号Ｅ
　ＩＩＳ　Ｔが発生される。 このように、このクロックスキュー調整回路では、ドッ
トクロックＤＣＫＳと内部クロックＣＬＫとの位相差お
よびドツトクロックＤＣＫＳとドット信号ＶＤＴＯの位
相差がある限界を越えた場合にエラー信号Ｅ　Ｒ　Ｓ　
’ｒが出力される。そして、（ｅ）に示すように、位相
の進み方向における限界および遅れ方向における限界に
囲まれた期間ＳＡＦＥにドットクロックＤＣＫＳが立ち
上がる場合は、エラー信号ＥＲＳＴが出力されない。 以上のようにして、このクロックスキュー調整回路では
、ドツトクロックＤＣＫＳと内部クロックＣＬＫおよび
ドット信号ＶＤＴＯとの位相比較か行われる。そして、
このクロックスキュー調整回路では、遅延回路ＩＩにお
ける遅延量を各種切り換えて位相比較が実行され、エラ
ー信号ＥＲＳＴか発生されないように、内部クロックＣ
ＬＫの位相が調整されるう そして、この位相調整が終了すると、画面重ね合わせシ
ステムでは、クロックスキュー調整モードを終了し、通
常の表示モードを開始する。このモードでは、テスト信
号ＴＳＴが“０”となる。そして、ドットデータ発生回
路Ｉ７から発生されるドットデータＶ　Ｄ　ｏ　”　Ｖ
　Ｄ　ｎの内、第θビットデータＶＤ．はセレクタＩ２
およびバッファ１４を介してドット信号ＶＤＴ．とじて
出力され、また、他のデータＶＤＩ〜ＶＤｎはバッファ
ｌ４を介してドット信号ＶＤＴ，として出力される。そ
して、これらのドット信号Ｖ　Ｄ　Ｔ　ｏ　＝　Ｖ　Ｄ
　Ｔ　ｎは侵先度切換回路６（第２図）に送られ、画面
の重ね合わせ表示が行われる。

【実施例２】 第５図および第６図は、この発明の第２の実施例を説明
ずるものであり、第５図は同実施例における位相検出回
路１５ａおよび結果状聾表示回路１５ｂの構成を示す回
路図、第６図は同回路の動作を示すタイムチャートであ
る。 この位相検出回路１５ａでは、表示制御回路４ａのドッ
トクロックＤＣＫＭと表示制御回路５のドットクロック
ＤＣＫＳの位相差が検出される。クロックスキュー調整
モードが開始されると、テスト信号’ｔ’　ｓ　’ｒが
“！“となり、ＡＮＤゲート＋５１および１５２を介し
、ドツトクロックＤＣＫＳおよびＤ　Ｃ　Ｋ　Ｍかフリ
ップフロップ１５３に人力される。 こごで、（ａ）に示すように、ドツトクロックＤＣＫＳ
の位相かドツトクロックＤＣＫＭの位相よりも進んでい
る場合、ドットクロックＤＣＫＳの信号レベルはドット
クロックＤＣＫＭの立ち上がり時点で常に“１″となる
。従って、この場合、フリップフロップ＋５３の位相検
出信号ＦＰＤのレベルは“１”となる。 結果状態表示回路１６ａにおいて、信号ＦＰＤはシュミ
ットトリガ回路！６１を介してフリップフロップ１６２
に人力される。そして、この信号は内部クロックＣＬＫ
（ドットクロックＤＣＫＭはこの内部クロックＣ　Ｌ　
Ｋに同期して出力される）の立ち上がり時点で位相状態
信号ＰＨＳＴ（レベル“１“）として出力される。 一方、（ｂ）に示すように、ドットクロックＤＣＫＳの
位相がドットクロックＤＣＫＭの位相よりら遅れてい゛
る場合、ドブトクロックＤＣＫＳの信号レベルはドツト
クロックＤＣＫＭの立ち上がり時点で常に“０”となる
。従って、この場合、フリップフロップ＋５３の位相検
出信号ＦＰＤのレベルは“０”となる。そして、結果状
轢表示回路１６ａからはレベル“０“の位相状態信号Ｐ
ＨＳＴが出力される。 このクロックスキュー調整回路では、位相状態信号Ｐ　
Ｉ−Ｉ　Ｓ　Ｔか“ｌ゜であるか“０”であるかを判定
ずろことにより、ドットクロックＤＣＫＳかドツトクロ
ックＤＣＫＭより進んでいるのかあるいは遅れているの
かが判定される。そして、ドツトクロックＤＣＫＭの出
力タイミングを各種切り換えながら上記判定が行われ、
位相状態信号Ｐ　Ｈ　Ｓ　Ｔ力じｌ”から“０“に変化
する境界状態が検出される。 この状態において、ドットクロックＤＣＫＭとＤＣＫＳ
はほぼ同位相となる。そして、第２図の画面重ね合わけ
システムのように、ドソトクロックＤＣＫＳを優先度切
換回路６に人力する方式においては、ドットクロックＤ
ＣＫＳの位相がドツトクロックＤ　Ｃ　Ｋ’Ｍの位相よ
りもやや進んでいる方が望ましいので、ドツトクロック
ＤＣＫＭの位相は上述の境界状態からやや遅れた位相に
調整される。このようにして、このクロックスキュー調
整回路では、ドブトクロックＤＣＫＭおよびＤＣＫＳの
位相が調整される。 なお、以上説明した害施例では、本発明のクロックスキ
ュー調整回路を画面重ね合わせシステムに適用する例を
説明したが、本発明は複数のＬＳＩを同期して動作さけ
るシステムにおいて、各ＬＳＩの出力信号の位相を凋整
したい場合にも応用することができる。また、実施例に
おいては、クロックスキュー調整回路を表示制御回路内
に設けた場合を説明したか、クロックスキュー調整回路
の一部あるいは全部を表示制御回路とは別のＬＳＩで実
現するようにしても良い。 「発明の効果」 以上説明したように、この発明によれば、複数の制御回
路における各出力信号の位相差を検出する位相検出手段
と、各制御回路のクロックの位相を、前記位相差に応じ
て調整するクロックスキュー調整手段とを設けたので、
各制御回路の出力信号の位相を、初期化時、プログラム
的に調整し、システムを正常に同期化することができる
。従って、従来のように製造後に各制御回路のクロック
スキューを調整する必要がなくなるので、動作の安定し
た同期化システムを効率的に製造することかできる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるクロックスキュ
ー調整回路！０の構成を示すブロック図、第２図は同実
施例を用いた画面重ね合わ仕システムの構成を示すブロ
ック図、第３図は同実施例におけるクロックスキュー調
整回路１０の具体例を示す回路図、第４図は第３図の回
路の動作を示すタイムヂャート、第５図はこの発明の第
２の実施例によるクロックスキュー調整回路における位
相検出回路１５ａおよび結果状態表示回路１６ａの回路
図、第６図は第５図の回路Ｑ動作を示すタイムチャート
、第７図は一般的な画面重ね合わせシステムの構成を示
すブロック図、第８図は第７図のシステムの詳細な構成
を示すブロック図、第９図は第８図における表示制御回
路４および５の出力信号の位相を示すタイムチャートで
ある。 １０・・・・・・クロックスキュー調整回路、１５、ｌ
５ａ・・・・・・位相検出回路、１１・・・・・・遅延
回路。

Claims (4)

【特許請求の範囲】
1. （１）クロックによって駆動され、該クロックに同期し
   たデータ信号を出力する制御回路を複数有し、これらの
   制御回路の各出力信号に基づいて同期化を行う同期化シ
   ステムにおいて、 前記複数の制御回路における各出力信号の位相差を検出
   する位相検出手段と、 前記各制御回路のクロックの位相を、前記位相差に応じ
   て調整するクロックスキュー調整手段とを具備すること
   を特徴とする同期化システムにおけるクロックスキュー
   調整回路。
2. （２）クロックによって駆動され、表示画面を構成する
   ドット信号および該ドット信号に同期したドットクロッ
   クを出力する表示制御回路を複数有し、これらの表示制
   御回路から出力されるドット信号およびドットクロック
   に基づいて表示装置に複数の画面の重ね合わせ表示を行
   う画面重ね合わせシステムにおいて、 前記複数の表示制御回路における各出力信号の位相差を
   検出する位相検出手段と、 前記各表示制御回路のクロックの位相を、前記位相差に
   応じて調整するクロックスキュー調整手段と を具備することを特徴とする請求項第１記載のクロック
   スキュー調整回路。
3. （３）前記位相検出手段が、複数の表示制御回路の中の
   特定の表示制御回路におけるドットクロックと他の表示
   制御回路におけるドット信号との位相差を検出すること
   を特徴とする請求項第２記載のクロックスキュー調整回
   路。
4. （４）前記位相検出手段が、前記複数の表示制御回路か
   ら出力される各ドットクロックの位相差を検出すること
   を特徴とする請求項第２記載のクロックスキュー調整回
   路。