JPH0213149A - クロック信号検出回路 - Google Patents
クロック信号検出回路Info
- Publication number
- JPH0213149A JPH0213149A JP63163517A JP16351788A JPH0213149A JP H0213149 A JPH0213149 A JP H0213149A JP 63163517 A JP63163517 A JP 63163517A JP 16351788 A JP16351788 A JP 16351788A JP H0213149 A JPH0213149 A JP H0213149A
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- JP
- Japan
- Prior art keywords
- clock signal
- gate
- input
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、デジタル通信等において利用されるクロック
信号検出回路に関するものである。
信号検出回路に関するものである。
（従来の技術）
デジタル通信においては、クロック信号とツク信号を入
力し、データ信号の波形整形のため、クロック信号で打
ちぬきデータを伝送するようになっており、この場合ク
ロック信号が正常に入力されているか否かおよびクロッ
ク信号の人力が断されたか否かを判断することが必要で
ある。このため、従来、第４図に示すようなりロック信
号検出回路が用いられた。
力し、データ信号の波形整形のため、クロック信号で打
ちぬきデータを伝送するようになっており、この場合ク
ロック信号が正常に入力されているか否かおよびクロッ
ク信号の人力が断されたか否かを判断することが必要で
ある。このため、従来、第４図に示すようなりロック信
号検出回路が用いられた。
同図に示されるように、このクロック信号検出回路はダ
イオード６、抵抗７およびコンデンサ８からなる積分回
路９、ナントゲート１０、抵抗１１からなる。
イオード６、抵抗７およびコンデンサ８からなる積分回
路９、ナントゲート１０、抵抗１１からなる。
ダイオード６は端子５に接続され、端子５からクロック
信号ＣＫが人力され、このダイオード６の出力側が積分
回路９の抵抗７に接続される。積分回路９のコンデンサ
８の一端は端子１２に接続される。この積分回路９はダ
イオード６を介して入力されるクロック信号ＣＫを積分
して積分された信号Ｓ１をナントゲート１０に送る。ナ
ントゲート１０は、信号Ｓ１と内部に設定されているス
レッシュホルド電圧ｖｔｈとを比較し、信号Ｓ１の方が
スレッシュホルド電圧ｖｔｈを越えると出力信号Ｓ２を
「１」とする。出力信号Ｓ２が「１」になると抵抗１１
の両端に電圧■０が発生する。
信号ＣＫが人力され、このダイオード６の出力側が積分
回路９の抵抗７に接続される。積分回路９のコンデンサ
８の一端は端子１２に接続される。この積分回路９はダ
イオード６を介して入力されるクロック信号ＣＫを積分
して積分された信号Ｓ１をナントゲート１０に送る。ナ
ントゲート１０は、信号Ｓ１と内部に設定されているス
レッシュホルド電圧ｖｔｈとを比較し、信号Ｓ１の方が
スレッシュホルド電圧ｖｔｈを越えると出力信号Ｓ２を
「１」とする。出力信号Ｓ２が「１」になると抵抗１１
の両端に電圧■０が発生する。
次に、従来のクロック信号検出回路の動作を第５図の波
形図に基づいて説明する。
形図に基づいて説明する。
第５図に示されるように積分回路９にはダイオドロを介
してクロック信号ＣＫが人力される。
してクロック信号ＣＫが人力される。
積分回路９はこのクロック信号ＣＫを積分して同図に示
されるような信号Ｓ１を出力する。積分回路９にクロッ
ク信号ＣＫが人力されてから、時間Ｔ１が経過すると積
分回路９から出力される信号Ｓ１はナントゲート１０内
のスレッシュホルド電圧Ｖｔｈより大きくなるので、ナ
ントゲート１０のｆ−ｒする遅延時間Ｔｐ経過後信号Ｓ
２が「１」となる。この状態では抵抗１１に電圧ｖＯが
発生しているので、この電圧ＶＯを検出することにより
クロック信号ＣＫが入力されていることがわかる。
されるような信号Ｓ１を出力する。積分回路９にクロッ
ク信号ＣＫが人力されてから、時間Ｔ１が経過すると積
分回路９から出力される信号Ｓ１はナントゲート１０内
のスレッシュホルド電圧Ｖｔｈより大きくなるので、ナ
ントゲート１０のｆ−ｒする遅延時間Ｔｐ経過後信号Ｓ
２が「１」となる。この状態では抵抗１１に電圧ｖＯが
発生しているので、この電圧ＶＯを検出することにより
クロック信号ＣＫが入力されていることがわかる。
時刻ｔ１において、クロック信号ＣＫが入力されなくな
ると、積分回路９から出力される信号Ｓ１は徐々に小さ
くなり時刻ｔ１から時間Ｔ２経過すると信号Ｓ１とスレ
ッシュホルド電圧ｖｔｈが等しくなり、さらに、遅延時
間Ｔｐ経過すると、信号Ｓ２がｒＯＪとなり抵抗１】の
両端の電圧ＶＯも「Ｏ」となりクロック信号ＣＫの入力
がなくなったことがイつかる。
ると、積分回路９から出力される信号Ｓ１は徐々に小さ
くなり時刻ｔ１から時間Ｔ２経過すると信号Ｓ１とスレ
ッシュホルド電圧ｖｔｈが等しくなり、さらに、遅延時
間Ｔｐ経過すると、信号Ｓ２がｒＯＪとなり抵抗１】の
両端の電圧ＶＯも「Ｏ」となりクロック信号ＣＫの入力
がなくなったことがイつかる。
しかしなから、従来のクロック信号検出回路では積分回
路９を用いておりコンデンサ８が充電される時間および
コンデンサ８が放電される時間に長時間を要するのてク
ロック信号ＣＫが入力されてからクロック信号ＣＫの入
力があったと判断されるまでの時間Ｔ ］十Ｔ ｐ 、
およびクロック信号ＣＫの人力がなくなってからクロッ
ク信号ＣＫの入力がなくなったと判断されるまでの時間
Ｔ２−４−Ｔ Ｉ）に長時間を要し、その判断の時間が
長くなるという問題があった。
路９を用いておりコンデンサ８が充電される時間および
コンデンサ８が放電される時間に長時間を要するのてク
ロック信号ＣＫが入力されてからクロック信号ＣＫの入
力があったと判断されるまでの時間Ｔ ］十Ｔ ｐ 、
およびクロック信号ＣＫの人力がなくなってからクロッ
ク信号ＣＫの入力がなくなったと判断されるまでの時間
Ｔ２−４−Ｔ Ｉ）に長時間を要し、その判断の時間が
長くなるという問題があった。
また、データのビットレートが高く早急にクロック信号
の有無の判断を必要とする場合、積分回路９の時定数の
微調整を行う必要があった。
の有無の判断を必要とする場合、積分回路９の時定数の
微調整を行う必要があった。
（発明が解決しようとする課題）
このように従来のクロック信号検出回路では、クロック
信号の有無の判断に長時間を要し、またその調整も慢雑
であるという問題があった。
信号の有無の判断に長時間を要し、またその調整も慢雑
であるという問題があった。
本発明はこのような課題に鑑みてなされたもので、その
目的とするところは、クロック信号の有無の判断が早く
しかも無１週整で使用できるクロック信号検出回路を提
供することにある。
目的とするところは、クロック信号の有無の判断が早く
しかも無１週整で使用できるクロック信号検出回路を提
供することにある。
［発明のｔ５７成〕
（課題を解決するための手段）
前記目的を達成するために、本発明は、クロック信号を
遅延させる遅延回路と、前記遅延回路により遅延された
クロック信号の論理和をとるオアゲートとを具備する。
遅延させる遅延回路と、前記遅延回路により遅延された
クロック信号の論理和をとるオアゲートとを具備する。
（作用）
本発明では、遅延回路からはクロック信号を適宜遅延し
た信号が出力される。これらの信号はオアゲートに入力
される。したがって、クロック信号が人力されている場
合には、オアゲートに人力される信号のいずれかが「１
」となっているのでオアゲートの出力が「１」となりク
ロック信号か人力されていることがわかる。クロック信
号の人力がなくなると、遅延回路の出力信号もｒＯＪと
なり、これに従ってオアゲートの出力も「０」となり、
クロック信号の入力がなくなったことがわかる。
た信号が出力される。これらの信号はオアゲートに入力
される。したがって、クロック信号が人力されている場
合には、オアゲートに人力される信号のいずれかが「１
」となっているのでオアゲートの出力が「１」となりク
ロック信号か人力されていることがわかる。クロック信
号の人力がなくなると、遅延回路の出力信号もｒＯＪと
なり、これに従ってオアゲートの出力も「０」となり、
クロック信号の入力がなくなったことがわかる。
（実施例）
以下、図面に基づいて本発明の一実施例べ４：：′細に
説明する。
説明する。
第１図は本発明の一実施例に係るクロック信号検出回路
の構成を示す回路図であり、同図に示されるように、こ
のクロック信号検出回路は遅延回路２、オアゲート３か
ら構成される。遅延回路２は端子１に接続されこの端子
１からクロック信号ＣＫが人力される。遅延回路２は、
クロック信号ＣＫを遅延させた信号Ｄ１、Ｄ２を出力す
る。オアゲート３は、信号Ｄ１と信号Ｄ２の論理和をと
り、出力信号を端子４に出力する。
の構成を示す回路図であり、同図に示されるように、こ
のクロック信号検出回路は遅延回路２、オアゲート３か
ら構成される。遅延回路２は端子１に接続されこの端子
１からクロック信号ＣＫが人力される。遅延回路２は、
クロック信号ＣＫを遅延させた信号Ｄ１、Ｄ２を出力す
る。オアゲート３は、信号Ｄ１と信号Ｄ２の論理和をと
り、出力信号を端子４に出力する。
次に、本実施例の動作を第２図に示す波形図に従って、
説明する。
説明する。
遅延回路２にクロック信号ＣＫが入力されると、遅延回
路２はこのクロック信号を遅延時間Ｅ１だけ遅延させた
信号Ｄ１と、遅延時間Ｅまたけ遅延させた信号Ｄ２とを
出力する。オアゲート３は、信号Ｄ１と信号Ｄ２の論理
和をとるので、クロック信号ＣＫが入力されている時は
、その出力信号Ｓ３は「１」を示し、クロック信号ＣＫ
の入力があることを知らせる。
路２はこのクロック信号を遅延時間Ｅ１だけ遅延させた
信号Ｄ１と、遅延時間Ｅまたけ遅延させた信号Ｄ２とを
出力する。オアゲート３は、信号Ｄ１と信号Ｄ２の論理
和をとるので、クロック信号ＣＫが入力されている時は
、その出力信号Ｓ３は「１」を示し、クロック信号ＣＫ
の入力があることを知らせる。
時刻ｔ１において、クロック信号ＣＫの入力がなくなる
と、その時刻ｔ１から時間Ｔ３経過すると信号Ｄ１、Ｄ
２はともに「０」となる。したがって、オアゲート３は
、このオアゲート３の有する遅延時間ＴＴｐ経過した後
、その出力信号Ｓ３をｒＯＪとする。したがって、クロ
ック信号ＣＫの人力がなくなったことがわかる。
と、その時刻ｔ１から時間Ｔ３経過すると信号Ｄ１、Ｄ
２はともに「０」となる。したがって、オアゲート３は
、このオアゲート３の有する遅延時間ＴＴｐ経過した後
、その出力信号Ｓ３をｒＯＪとする。したがって、クロ
ック信号ＣＫの人力がなくなったことがわかる。
かくして、本実施例によれば、クロック信号ＣＫが人力
されると、オアゲート３の遅延時間ＴＴｐ経過後に信号
の入力があったことが判断され、また、クロック信号Ｃ
Ｋが断された場合、時間Ｔ３＋ＴＴｐ経過後にクロック
信号ＣＫの断が検出される。この時間ＴＴｐおよび時間
Ｔ３＋ＴＴｐは従来の時間ＴＩ＋Ｔｐおよび時間Ｔ２＋
Ｔｐより格段に短いものとなる。これは、従来のように
コンデンサ８を用いずに、デジタル回路のみで構成した
からである。また、従来のように、積分回路９の時定数
の微調整も不要となる。
されると、オアゲート３の遅延時間ＴＴｐ経過後に信号
の入力があったことが判断され、また、クロック信号Ｃ
Ｋが断された場合、時間Ｔ３＋ＴＴｐ経過後にクロック
信号ＣＫの断が検出される。この時間ＴＴｐおよび時間
Ｔ３＋ＴＴｐは従来の時間ＴＩ＋Ｔｐおよび時間Ｔ２＋
Ｔｐより格段に短いものとなる。これは、従来のように
コンデンサ８を用いずに、デジタル回路のみで構成した
からである。また、従来のように、積分回路９の時定数
の微調整も不要となる。
なお、第３図に示すように、データのピットレートと遅
延回路２の遅延量との関係からオアゲート３が２１検出
を行うことがある。このため、遅延回路２には最大遅延
量ＥＮが ＥＮ＞１／２ｆ （ｆ：クロック信号ＣＫの周波数） となる遅延回路が必要である。
延回路２の遅延量との関係からオアゲート３が２１検出
を行うことがある。このため、遅延回路２には最大遅延
量ＥＮが ＥＮ＞１／２ｆ （ｆ：クロック信号ＣＫの周波数） となる遅延回路が必要である。
［発明の効果］
以上説明したように本発明によれば、クロツク１忌号の
６無の判断が早くしかも無調整で使用できるクロック信
号検出回路を提供することができる。
６無の判断が早くしかも無調整で使用できるクロック信
号検出回路を提供することができる。
第１図は本発明の一実施例に係るクロック信号検出回路
の構成を示す回路図、第２図は本発明の一実施例の各部
の信号の波形図、第３図は誤検出を行う場合の信号の波
形図、第４図は従来のクロック信号検出回路の構成を示
す回路図、第５図は従来例の８部の信号の波形図である
。 ２・・・遅延回路、３・・・オアゲートクロック信号有 クロック信号断 ｌ 第２図 クロック信号付 クロック信号断 第３図 第４図
の構成を示す回路図、第２図は本発明の一実施例の各部
の信号の波形図、第３図は誤検出を行う場合の信号の波
形図、第４図は従来のクロック信号検出回路の構成を示
す回路図、第５図は従来例の８部の信号の波形図である
。 ２・・・遅延回路、３・・・オアゲートクロック信号有 クロック信号断 ｌ 第２図 クロック信号付 クロック信号断 第３図 第４図
Claims (1)
- 【特許請求の範囲】 クロック信号を遅延させる遅延回路と、 前記遅延回路により遅延されたクロック信号の論理和を
とるオアゲートとを具備することを特徴とするクロック
信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163517A JPH0213149A (ja) | 1988-06-30 | 1988-06-30 | クロック信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163517A JPH0213149A (ja) | 1988-06-30 | 1988-06-30 | クロック信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0213149A true JPH0213149A (ja) | 1990-01-17 |
Family
ID=15775370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163517A Pending JPH0213149A (ja) | 1988-06-30 | 1988-06-30 | クロック信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0213149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381678A (en) * | 2001-11-02 | 2003-05-07 | Zarlink Semiconductor Ltd | Digital clock detector using delay gates |
-
1988
- 1988-06-30 JP JP63163517A patent/JPH0213149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381678A (en) * | 2001-11-02 | 2003-05-07 | Zarlink Semiconductor Ltd | Digital clock detector using delay gates |
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