JPH0213196A - 半導体画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体画像メモリに関する。より詳細には、テ
レビジョン信号の１フィールドまたは１フレームに対応
したデータ遅延が得られ、かつそのデータ遅延量がテレ
ビジョン信号の１走査線単位および少なくとも１つの走
査線に対応した部分のビット長が、ビット単位で可変可
能な半導体画像メモリに関する。

従来の技術 従来、テレビジョン信号を扱う装置、例えば代表的には
カラーテレビジョンなどでは、テレビジョン信号を装置
内でアナログ処理し、ブラウン管から画像と１７で再生
していた。ところがアナログ信号で画像を処理する場合
、画像信号を一時記憶し、加工を加えたり、時間軸の方
向に遅延させ、フィールドあるいはフレーム間で画像を
比較して画質敗訴処理を行ったりするのは非常に困難で
あった。従って、アナログ画像信号をデジタル信号に変
換し、〉ト導体メモリにそのデータを蓄えることによっ
てデータの加工やデータの遅延によるフィールドあるい
はフレーム間のデータ処理が行われるようになってきた
。

例えば日本や米国における放送方式、すなわちＮＴＳＣ
方式においては、１フィールドを２６２．５本の水平走
査線により構成し、飛び越し操作により２フィールドで
もって１フレーム（５２５本の走査線）の画面、すなわ
ち空間的に完成した１枚の絵を構成する方式を採ってい
る。そしてそのフレームを３０回／秒の速度で流すこと
により、連続した画面を構成している。

よって画像メモリによるデータ遅延を利用して画像処理
を行う場合には、フィールドあるいはフレームサイズに
対応したデータ遅延が得られる画像メモリが必要となっ
ていた。この場合、アナログ信号をサンプリングしてデ
ジタル化する、例えば色信号副搬送波周波数（ｆｓｃ　
＃３．５８Ｍ１性）の４倍の周波数でサンプリングする
場合には、１水平走査線あたり９１０ビツト　（アドレ
ス）のサンプリンクポイントが必要なので、■フィール
ドあるいは１フレームに相当したデータ遅延を行う場合
には、その走査線数に応じて、フィールドメモリの場合
には９１０　Ｘ　２６３　Ｘ　ｎビットまたフレームメ
モリの場合には９１０　Ｘ　５２５　Ｘ　ｎビットのメ
モリ容量が必要であった。ここでｎは１画素−サンプリ
ングポイントあたりの階調数であり、５２５は１フレー
ムあたりの走査線数である。２６３は１フィールドあた
りの走査線数であり、実際は２６２．５木であるが、フ
ィールド同士の走査線の先頭位置を合わせるため２６３
あるいは２６２が用いられろうまた１フィールドあるい
は１フレ・−ムの遅延素子として使う場合には、このメ
モリに周辺回路を縦続接続して使用する。１走査線分の
遅延線として使われるラインメモリや、１ビツト（画素
）単位でデータを処理するためのビット遅延素子を設け
てそれら全体を１フィールドあるいは１フレームの遅延
回路として使う処理も行われている。

第２図に、従来の半導体画像メモリを利用した回路の一
例を示す。第２図に示す回路は、フレーム間の相関を利
用したノイズリデューサ−回路例である。

この回路は、ビデオ信号入力データをに倍（ここでＫは
Ｏ≦に≦１）し、加算器２３に出力する乗算器２１と、
遅延回路２５を経たビデオ信号を（１−Ｋ）倍し、やは
り加算器２３に出力する乗算器２２と、接点Ｎ２１、Ｎ
２２間のデータを比較して、動きがあったかどうかを検
出し、動きがあった場合には動き看に応じて、Ｋの値を
変えて乗算器２１および２２に出力する動作検出器２４
と、約１フレーム分に相当した遅延回路２５と、で主に
構成される。

このノイズリデューサ−回路では、ビデオ信号入力デー
タと、遅延回路２５で１フレ一ム分だけ時間をずらした
データとを動作検出器２４で比較して、静止画のように
両前の相関が高い場合には、Ｋの値を小さくして、前フ
レームの絵との平均的な値を出力し、ランダムに発生す
るノイズを押さえた絵を出力する。また、動画のように
両者の相関が低い場合には、Ｋの値を大きくして新しい
データの比率を高めてビデオ信号を出力する。

この回路で重要なことは接点Ｎ２２のデータのデイレイ
量が接点Ｎ２１のデータに対してちょうど１フレ一ム分
だけ遅延している必要があることで、そのためには乗算
器２１．２３および約１フレーム遅延回路２５全てによ
り、ちょうど１フレームのデータ遅延が得られるように
しなければならない。従って約１フレーム遅延回路２５
は周辺に接続される回路に応じてその遅延量を変える操
作が必要であった。

発明が解決しようとする課題 従来は、上記のような１フィールドあるいは１フレーム
に対応したデータ遅延を、メモリを用いて行う場合には
、汎用ダイナミックＲＡＭを用いて行っていた。そのた
め、アドレスの制御や、リフレッンユの制御が必要であ
った。また、データ遅延として使うためには、同時に書
込み、読み出しを行わなければならないこと、さらに周
辺に接続する回路に応じてデータ遅延量を変更しなけれ
ばならないことなど制御が非常に複雑になってしまうと
いう欠点があった。

従って、本発明の目的は、上記従来技術の問題点を解決
し、複雑な制御を必要としない半導体画像メモリを提供
することにある。

課題を解決するだめの手段 本発明に従うと、テレビジョン信号の走査線１本の画素
量に対応した容量のライトデータレジスタおよびリード
データレジスタと、前記テレビジョン信号の１フィール
ドまたは１フレームの画素量に対応した容量のメモリセ
ルと、前記ライトデータレジスタに入力されたデータを
、該ライトデータレジスタのメモリ容量に相当するブロ
ック単位でまとめてメモリセルへ転送し、書込みを行う
転送手段と、メモリセル内に蓄えられているデータを、
ｉ’＋ｉｊ記リードデすクレデータのメモリ容量に相当
するブロック単位でまとめて、該リードデータレジスタ
へ転送し、該リードデータレジスタから出力する出力手
段と、を有し、４１１記リードデータレジスタから出力
されるデータが、前記ライトデータレジスタに入力され
るデータより、テレビジョン信号の１フィールドあるい
は１フレームに相当した画素分遅延するよう、前記デー
タの遅延量をテレビジョン信号の１走査線単位で変える
制御手段およびｌフィールドまたは１フレーム内の少な
くとも１つの走査線に対応した部分のデータ遅延量をビ
ット単位で変える制御手段を有することを特徴とする半
導体画像メモリが提供される。

作用 本発明の半導体画像メモリは、テレビジョン信号の１走
査線の画素数に対応させた容量のライトデータレジスタ
およびリードデータレジスタと、テレビジョン信号の１
フィールドまたは１フレームの画素数に対応させた容量
のメモリセルとを有する。入力されたデータは、ライト
データレジスタに一時蓄債され、ライトデータレジスタ
が満杯になったところでメモリセルアレイして書き込ま
れる。メモリセルからデータを読み出す場合も、■走査
線の画素数に対応した量のデータを一括してリードデー
タレジスタに転送してから出力する。

メモリセルは、テレビジョン信号の１フィールドまたは
１フレー１３の画素数に対応した容量であるから、テレ
ビジョン信号に合わせて、データの書込み、読み出しの
タイミングを制御するだけで、ｌフィールドまたは１フ
レームの遅延回路が実現できる。

また、周辺のラインメモリや、ビット遅延素子の量に応
じたデータ遅延量の変更も、メモリセルのライン数、お
よびメモリセルのいずれか１行のビット数に関しての制
御信号のみで可能である。

実施例 次に本発明について図面を参照して説明する。

第１図は、本発明の半導体画像メモリの一例のブロック
構成図である。

データ入力端子Ｄｉｎから入力されたデータは、ライト
データレジスタ１０３　ｋよび１０４に一時保管・蓄積
される。上記のデータの書込みアドレスは、カラノ・デ
コーダ１０１および１０２がライトアドレス発生器１１
２が発生するカラムアドレスをデコードしてそれぞれ選
択する。

ライトデータレジスタ１０３　は、４個のデータが入る
容量であり、満杯になると、後述のライト制御回路１１
６の発生する信号により４個のデータを一括してｍ行×
β列の構成を有する第１のメモリセルアレイ１０６のロ
ウデコーダ１０５により選択された行に出力する。同様
に、β′個のデータが入る容量のライトデータレジスタ
１０４は、満杯になると、制御回路１１６の発生する信
号によりβ′個のデータを一括してｍ行×β′列の構成
を有する第２のメモリセルアレイ１０７　の、ロウデコ
ーダ１０５により選択された行に出力する。

メモリセルアレイ１０６の各行のデータは、やはりβ個
のデータが入る容量のリードデータレジスタ１０８に、
メモリセルアレイ　１０７の各行のデータは、β′個の
データが入る容量のリードデータレジスタ１０９に、そ
れぞれ後述のリード制御回路１１７の発生ずる信号によ
り転送され、−時保管・蓄積される。

リードデータレジスタ１０８および１０９のデータは、
データ出力端子Ｄｏｕｔから出力されるが、その際リー
ドデ−タレジスタ１０８および１０９上の読出しアドレ
スは、リードアドレス発生器１１３が発生したカラムア
ドレスをカラムデコーダ１１０および１１１が、デコー
ドすることで選択される。

メモリセルアレイ１０６および１０７をダイナミックメ
モリで構成した場合には、リフレッシュタイマとアドレ
ス発生用のカウンタで構成されるリフレッシュアドレス
発生器１１４が必要となる。

上記のライトアドレス発生器１１２が発生するライトロ
ウアドレス、リードアドレス発生器１１３が発生するリ
ードロウアドレスおよびリフレッシュアドレス発生器１
１４が発生するリフレッシュアドレスは、マルチプレク
サ１１５により切り換えられる。

ライトクロック信号ＷＣＫとライトアドレス発生器１１
２のライトアドレスを１　（初期値）にもどずためのク
リ“γ信ｊ：ｌ、ｆｆ丁丁１とを入力とするライト制御
回路１１６は、これらの信号をもとに上記のライトアド
レス発生器１１２に対して、インクリメント信号とクリ
ア信号とを発生し、また、ライトデータレジスタ１０３
に蓄積されたデータを一括してメモリセルアレイ１０６
の各行に、データレジスタ１０４に蓄積されたデータを
一括してメモリセルアレイ１０７の各行に転送するため
の制御信号を発生ずる。

同様に、リードクロック信号ＲＣＫとリードアドレス発
生器１１３のリードアドレスを１　（初期値）にもどす
ためのクリア信号［とを入力とするり−ド制御回路１１
７は、これらの信号をもとにリードアドレス発生器１１
３　に対して、インクリメント信号とクリア信号とを発
生し、また、メモリセルアレイ１０６の各行１行分のデ
ータをリードデータレジスタ１０８　に、メモリセルア
レイ１０７の各行１行分のデータをリードデータレジス
タ１０９に転送するための制御信号を発生する。

さらに、ライトアドレス発生器１１２およびリードアド
レス発生器１１３は、外部から入力されたライン数、ラ
イン長の設定信号の設定値に基づいて制御信号を出力す
るライン数／ライン長制御回路１１８によっても制御さ
れる。

本発明においては、上記のメモリセルアレイの１行に相
当するβ十β′は、テレビジョン信号の１走査線の画素
数かあるいは１走査線の１／２Ｋ（Ｋ＝１．２、・・）
の画素数に相当するアドレス数とする。例えば北米、日
本の放送方式であるＮＴＳＣ方式において、１ラインの
アナログ信号を色信号副搬送波周波数の４倍の周波数（
４ｆｓｃ）でサンプリングした場合１走査線の画素数は
９１０となるのでβ＋β’＝９１０（β＝β’　＝４５
５　）または！＋１’　＝９１０　／２＝４５５　　（
β＝２２８、β′＝２２７　’）などとすることが考え
られる。

また西ヨーロッパ、中近東、南米などの放送方式である
ＰＡＬ方式においては、同様に１走査線の画素数は１１
３５となるのでＲ＋Ｉ！’　＝１１３５　（ｊ７＝５６
８　、ｌ’　−５６７＞とすること等が考えられる。

次に、上記の如く構成された本実施例の半導体画像メモ
リの動作の説明を行う。

上記の半導体画像メモリに対して、書込みは、以下のよ
うに行われる。まＡ＄倍信号よ−。

てライトアドレス発生器１１２がクリアされ、ライト用
カラムアドレスおよびロウアドレスが、１番地に設定さ
れる。

クリアが、完了すると、ＷＣＫ信号によりカラムアドレ
スがインクリメントし、各アドレスに対応してＤｉｎ端
子から入力されたデータが、ライトデータレジスタ１０
３　にストアされる。！回書込みが行われると、ライト
データレジスタ１０３は満杯となり、同様にライトデー
タレジスタ１０４にデータがストアされる。同時に、ラ
イト制御回路１１６は、ライトデータレジスタ１０３が
満杯になったことを検知し、ライトデータレジスタ１０
３のデータを一括して第１のメモリセルアレイ１０６の
最初の行く第１行）に転送するための制御信号を発生す
る。

ライトデ−タレジスタ１０４にデータがβ′回書込まれ
ろ古、ライト制御回路１１６　によりライトデータレジ
スタ１０４のデータが一括して第２のメモリセルアレイ
１０７の最初の行（第１行）に転送される。その際、ラ
イト用のカラムアドレスは１番地にリセットされ、再び
ライトデータレジスタ１０３にＤｉｎ端子からのデータ
がライトクロンクＷＣＫに同期して蓄積される。

ライト用のカラムアドレスが１番地にリセットされる際
には、ライト用のロウアドレスが１アドレスだけインク
リメントされ、このとき新しくストアされたライトデー
タレジスタ１０３．１０４のデータはそれぞれメモリセ
ルアレイ１０６．１０７の第２行に転送・蓄積される。

以下、同様にライトデータレジスタ１０３および１０４
の内容はメモリセルアレイ１０６および１０７の第３行
、第４行と順次インクリメントしたアドレスに転送され
、最終行に達すると再び第１行目からライトデータレジ
スタのデータ転送を繰り返すように構成される。

読出しは以下のように行われる。ま−「πＴ璽丁π信号
によってリードアドレス発生器１１３がクリアされ、リ
ード用カラムアドレスおよびロウアドレスが、１番地に
設定されると同時に、クリア期間中に第１のメモリセル
アレイ１０６および第２のメモリセルアレイ１０７の第
１行目のデータが、−括して、それぞれリードデータレ
ジスタ１０８および１０９に転送される。

クリアおよびそれに伴うデータの転送動作が完了すると
ＲＣＫ信号に基づいてカラムアドレスがインクリメント
し、各アドレスに対応してリードデータレジスタ１０８
から読出しが行われる。リードクリア動作に伴う、第２
のメモリセルアレイ１０７の第１行目からリードデータ
レジスタ１０９へのデータ転送が終了すると、リード用
のロウアドレスが１アドレスだけインクリメントされる
。従って、クリア後、リードデータレジスタ１０８がら
１回の読出しが終了すると、リードデータレジスタ１０
９から読出しが開始され、同時にリード制御回路により
第１のメモリセルアレイ１０６の第２行のデータが、リ
ードデータレジスタ１０８　に−括して転送される。ま
たリードデータレジスタ１０９からｐ′回の読出しが行
われると、第２のメモリセルアレイ１０７の第２行のデ
ータが、リードデータレジスタ１０９に転送され、同時
にリード用ロウアドレスが１つインクリメントされる。

以下、同様にリードデータレジスタの読出しが終了する
とメモリセルアレイの第３行、第４行と順次インクリメ
ントしたアドレスからデータの転送が行われ、最終行に
達すると再び第１行目から読出しデータの転送が繰り返
される。

本発明の半導体画像メモリでは、ＷＣＫおよびＲＣＫを
共通に接続し、同じクロック信号を入力する。同様に下
でＴ１、下でＴ１も共通に接続し、同じクリア信号を入
力する。クリア信号を同時に入力することによりライト
、リードアドレスは、共に１番地にクリアされライトデ
ータの書込み、リードデータの読出しが、それぞれライ
トデータレジスタ、リードデータレジスタの等しいアド
レスに対して行われる。本発明の半導体画像メモリでは
、ライトデータのメモリセルアレイへの転送はライトデ
ータレジスタが満坏となってから行われる。従って、ラ
イトアドレス、リードアドレスが同じ場合の読出しデー
タは、ちょうどこのメモリセルアレイの全アドレスに対
応した画素分だけ遅延したデータとなる。

従って例えばＮＴＳＣ方式で４ｆｓｃサンプリングの場
合β十β′を９１０として、メモリセルアレイの行数ｍ
を２６３（もしくは２６２）に設定すれば１フィールド
に相当した遅延線が得られ、ｍを５２５とすれば１フレ
ームに相当した遅延線が得られる。

次に、本発明のメモリにおいて、ライトデータレジスタ
からメモリセルへのデータ転送と、メモリセルからリー
ドデータレジスタへのデータ転送と、リフレッシュと、
が同時に要求された場合について説明する。この場合は
、図示されないがアクセス順序仲裁回路が備わっており
、３つ同時に要求された場合にも順序よくひとつずつ行
わせることができる。また、ライトデータレジスタおよ
びリードデータレジスタの転送要求が発生した場合でも
、Ｄｉｎ、　Ｄｏｕｔ端子からのアクセスは他方のレジ
スタより行われているので書込みあるいは読出しが中断
されることはない。

一般的にこのデータ転送あるいはリフレッシュ期間はお
よそ３００ｎ秒程度で終了する。一方β＋β’　−９１
０アドレスとした場合１つのレジスタのアクセス期間は
およそ３２μ秒程度であるので３２μ秒の間にライトデ
ータレジスターメモリセルへのデータ転送、メモリセル
−リードデータレジスタへのデータ転送、リフレッシュ
を終了させることは十分可能である。

また、本発明半導体画像メモリには、第１のメモリセル
アレイ＋第２のメモリセルアレイのメモリ容量を行単位
および１行に付ビット単位で調整可能とするライン数、
ライン長制御回路１１８が具備されている。

上記のライン数、ライン長制御回路は、外部から入力さ
れるライン数設定信号の設定値により、ライトおよびリ
ードのロウアドレスの最終行を１アドレス単位で決定し
、最終行に達したら最初の行く第１行）に戻るようなコ
ントロール信号を発生させる構成とする。この構成によ
り、メモリ容量をテレビジョン信号の１ライン栄位で変
更することを実現する。

またライトアドレスおよびリードアドレスがライン数設
定信号により設定された最終行に達したときのみ、ライ
ン長設定信号が有効になり、その設定値により、カラム
アドレスのリセット番地をカラムアドレスのアドレス単
位で変更できるような構成とする。この構成により、フ
ィールドあるいはフレームの最終行のライン長をビット
単位で変えることを実現する。

以上説明したように本発明により、テレビジョン信号の
１走査期間に対応したライン単位あるいは、少なくとも
１つのラインをビット単位で可変できる機能を有する、
１フィールドあるいは１フレームに対応した画素分の遅
延線として使用できる画像メモリを実現できる。実際に
は、この画像メモリに接続して使用するラインメモリは
１〜２個、ビット単位の遅延回路は１０〜１５ビット程
度なのでライン単位の可変量は最後の４ライン、ビット
単位の可変量は最終ラインの最後の１６ビ７１−程度で
も使用上問題はない。

例えば、本メモリをＮＴＳＣ方式４ｆｓｃサンプリング
のフレームメモリとするには、ライン数設定信号を２本
、ライン長設定信号を４本とし、β＋β′を９１０　ア
ドレスとする。この構成により、ｍは５２５〜５２２ま
で１ライン単位で、最終ライン長は、９１０〜８９５ア
ドレスのいずれかの値に１アドレス単位で設定すること
ができる。

尚、ビット遅延素子は安価に人手できるので、これを外
付けして調整することにより最終ライン長を２アドレス
単位あるいは４アドレス単位・・・というように可変に
することも可能である。

発明の詳細 な説明したように本発明により、簡単な制御で１フィー
ルドあるは１フレームに対応したデータ遅延と、外部に
接続するラインメモリやビット遅延素子量に対応したデ
ータ遅延量の調整が行え、周囲回路を含んでちょうど１
フィールドあるいは１フレームの遅延回路が提供される
。

以」二の説明は王にＮＴＳＣ方式のテレビジョン信号を
４ｆｓｃてサンプリングした場合について述べたが、サ
ンプリングレートは３ｆ’ｓｃ　、　２ｆｓｃなど特に
制限なく構成することができる。

またＰＡＬ方式などテレビジョン方式が異なった場合で
も、それに対応してメモリ容量を変えて設計するこ吉ら
可能である。

【図面の簡単な説明】

第１図は、本発明の半導体画像メモリの一例のブロック
図であり、 第２図は、■フレーム遅延素子の使用例を示すブロック
図である。 〔主な参照番号〕 １０１．１０２　　・・・ライト用カラムデコーダ、１
０３．１０４　　・・・ライトデータレジスタ、１０５
　　・・・ロウデコーダ、 １０６．１０７　　・・・メモリアルアレイ、１０８．
１０９　　・・・リードデータレジスタ、１１０．１１
１　　・・・リード用カラムデコーダ、１１２　　・・
・ライトアドレス発生器、１１３　　・・・リードアド
レス発生器、１１４　　・・・リフレッシュアドレス発
生器、１１５　　・・・アドレス切換用マルチプレクサ
、１１６　　・・・ライト制御回路、 １１７　　・・・リード制御回路、 １１８　　・・・ライン数・ライン長制御回路、ＷＣＫ
・・・ライトクロック、 ＲＣＫ・　・・リードクロンク、 Ｖて１丁π・・・ライトアドレスクリア信号、−でてコ
ツＸ・・・リードアドレスクリア信号、２１．２２・・
・乗算器、２３・・・加算器、２４・・・動作検出器、 ２５・・・約１フレーム遅延回路 特許出願人　　日本電気株式会社 代　理　人　　弁理士　戦場　隆

Claims (1)

【特許請求の範囲】
1. 　テレビジョン信号の走査線１本の画素量に対応した容
   量のライトデータレジスタおよびリードデータレジスタ
   と、前記テレビジョン信号の１フィールドまたは１フレ
   ームの画素量に対応した容量のメモリセルと、前記ライ
   トデータレジスタに入力されたデータを、該ライトデー
   タレジスタのメモリ容量に相当するブロック単位でまと
   めてメモリセルへ転送し、書込みを行う転送手段と、メ
   モリセル内に蓄えられているデータを、前記リードデー
   タレジスタのメモリ容量に相当するブロック単位でまと
   めて、該リードデータレジスタへ転送し、該リードデー
   タレジスタから出力する出力手段と、を有し、前記リー
   ドデータレジスタから出力されるデータが、前記ライト
   データレジスタに入力されるデータより、テレビジョン
   信号の１フィールドあるいは１フレームに相当した画素
   分遅延するよう、前記データの遅延量をテレビジョン信
   号の１走査線単位で変える制御手段および１フィールド
   または１フレーム内の少なくとも１つの走査線に対応し
   た部分のデータ遅延量をビット単位で変える制御手段を
   有することを特徴とする半導体画像メモリ。