JPH01237990A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にテレビジョン信号の
１フィールドまたは１フレームに対応したデータ遅延が
得られ、かつ内部発生するアドレスを先頭番地にイニシ
ャライズ（リセット）する際に２種類の動作モードを備
えた事を特徴とする半導体メモリに関する。

〔従来の技術〕

従来テレビジョン信号の１フィールドまたは１フレーム
に対応したデータ遅延を行なり際には、汎用ダイナミッ
クＲＡＭが用いられていた。通常米国や日本の放送方式
であるＮＴＳＣ方式で送られてきた電波をディジタル処
理する場合には、処理する映像信号の帯域を考慮してサ
ンプリング数が決定されるが、データ処理の容易さが得
られるため、色信号副搬送波（ｆ　Ｓ　Ｃ＃３．５８Ｍ
Ｈｚ）の４倍のザンブリング周波数がよく用いられる。

すなわち３．５８ＭＨｚ　Ｘ　４＃　１４．３ＭＨｚ　
（１サイクル７０ｎｓ）でサンプリングが行なわれて処
理される。

この場合、テレビジョン信号の１水平走査線（ライン）
あたりのサンプリング数は９１０．１フィールド（２６
２〜２６３ライン）あたりのサンプリング数は９１０Ｘ
２６２　（２６３）＝２３８４２０（２３９３３０）と
なり、１フレーム（５２５ライン）あたりのサンプリン
グ数は９１０Ｘ５２５＝４７７７５０となる。また１サ
ンプリングポイントあたりの画素の階調数は８ビット程
度が取られている。従って１フレームのデータ遅延を得
るには１４．３ＭＨｚでサンプリングした場合、４７７
７５０Ｘ８ビツト以上のメモリ素子が必要となっていた
。このメモリを従来の汎用メモリで構成していた場合の
回路を第２図に示す。すなわち１２８に×８ビット構成
の汎用メモリを５個使用し１２８Ｋｘ４０ビツト構成と
し、４０ビット単位で同一アドレスをリードモディファ
イライトサイクルによりデータの書込み、読出しを行な
っていた。１フレームは４７７７５０Ｘ８ビツトで構成
されるが、４０ビット単位でデータを取り扱うと９５５
５０×４０ビツトとなり、アドレス発生器は１番地から
アドレスを発生し、９５５５０番地になると次のアドレ
スは再び１番地になるように制御されている。また入出
力データは４０ビット単位で、メモリに対して書込み／
読出しが行なわれるので入力データは８ビツト→４０ビ
ツトの入力データ直並列変換器、また出力データは４０
ビツト→８ビツトの出力データ並直列変換器を通してア
クセスされる。また入力データ、出力データの１サイク
ルは７０ｎｓであるが、５サイクル分まとめてメモリに
書込み／読出しを行なうのでメモリのリードモデファイ
ライトサイクルの時間は７０　ｎ　５Ｘ５＝３５０ｎｓ
となり、無理なく行なわせることができる。

〔発明が解決しようとする課題〕

上述した従来の回路は汎用メモリを用いているため、入
出力データの直列０並列変換器が必要であり、またちょ
うど１フレ一ム分のデータ遅延が得られるように調整さ
れたアドレス発生器が必要な点など付属部品が多く装置
が大型化するという欠点がある。

〔課題を解決するための手段〕

本発明による半導体メモリは、データ入力端子からのラ
イトデータをライトデータレジスタに一時蓄積し、その
ライトデータレジスタのメモリ容量に相当するブロック
単位でまとめて内部で自動発生するシリアルアドレスで
指定されたメモリセルに転送し、書込みを行なう手段と
、メモリセル内に蓄えられているデータを内部で自動発
生するシリアルアドレスにより指定して、リードデータ
レジスタのメモリＪｆｔに相当するブロック単位でまと
めてリードデータレジスタに転送し、リードデータレジ
スタからデータ出力端子を経てリードデータの読出しを
行なう手段を有し、１フィールドあるいは１フレームの
データ遅延が得られるようにしたＦＩｐｏ如半導体メモ
リで、かつ、このメモリを先頭番地にイニシャライズす
る際に、ライトデータレジスタにそれまでに蓄えられて
いたデータを内部アドレスにより指定されたアドレスに
転送する動作と、イニシャライズした先頭のアドレスに
相当する読出しデータをリードデータレジスタに転送す
る動作を伴ない内部アドレスを先頭番地にリセットする
手段と、これらの転送動作を行なわないで内部アドレス
を先頭番地にリセットする手段を設けている。

上述した従来の汎用ＤＲＡＭを使用したテレビジョン信
号などの１フィールドあるいは１フレームの遅延回路に
対し、本発明の画像メモリは、うイトデータのメモリへ
の書込み手段、リードデータのメモリからの読出し手段
を改良し、さらに内部で発生するアドレスを２種類のモ
ードでもってイニシャルアドレス（先頭番号）ヘリセッ
トする手段を付は加えることによって、極めて簡単な制
御と、状況に応じたメモリのイニシャライズ（リセット
）により、１フィールドあるいは１フレームの遅延回路
を構成できるという独創的内容を有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す半導体画像メモリのブ
ロック構成図である。

１０１．１０２は、ライトデータレジスタ１０３゜１０
４の書込み番地を選択するためのカラムデコーダでライ
トアドレス発生器１１２から発生するカラムアドレスを
デコードする。１０３，１０４はライトデータレジスタ
でデータ入力端子Ｄｉｎからのライトデータはこのレジ
スタに一時保管・蓄積される。１０６，１０７はｍ列ρ
列の構成をもつメモリセルアレイ１とｍ行ｐ′列の構成
をもつメモリセルアレイ２である。１０５はメモリセル
アレイ１とメモリセルアレイ２の行を選択するためのロ
ウデコーダである。１０８，１０９はメモリセルアレイ
１及びメモリセルアレイ２からのリードデータを一時保
管・蓄積しておくためのリードデータレジスタである。

１１０，１１１はリードデータレジスタ上の読出し番地
を選択するためのカラムデコーダで、リードアドレス発
生器１１３からのカラムアドレスをデコードする。１１
２はライトアドレス発生器で書込み用のカラムアドレス
とロウアドレスを発生する。この回路はカラムアドレス
発生用のカウンタとロウアドレス発生用のカウンタによ
り構成できる。

１１３はリードアドレス発生器でリード用のカラムアド
レスとロウアドレスを発生する。この回路もカラムアド
レス発生用のカウンタとロウアドレス発生用のカウンタ
により構成できる。１１４はリフレッシュアドレス発生
器で、メモリセルアレイ１及び２をダイナミックメモリ
で構成した場合に必要となる。この回路はリフレッシュ
タイマとリフレッシュアドレス発生用のカウンタにより
構成される。１１５はライトロウアドレス、リードロウ
アドレス及びリフレッシュアドレスを切り換えるための
マルチプレクサである。１１６はライト制御回路でライ
トロック信号ＷＣＫとライトデータレジスタ１０３ある
いは１０４に書きかけのデータをメモリセルアレイ１０
６あるいは１０７に転送する動作を伴ないライトアドレ
ス発生器１１２のライトアドレスを初期値（先頭番地）
にもどすためのクリア信号ＷＣＬＲとライトデータレジ
スタ１０３あるいは１０４に書きかけのデータをメモリ
セルアレイ１０６あるいは１０７に転送する動作を伴な
わないでライトアドレス発生器１１２のライトアドレス
を初期値（先頭番地）にもどすためのクリア信号ＷＣＬ
ＲＩを入力しアドレスリセット信号、ライトデータレジ
スタからメモリセルアレイへのデータ転送制御信号など
を発生する。

１１７はリード制御回路で、リードクロッ、り信号ＲＣ
Ｋとメモリセルアレイ１０６あるいは１０７の先頭行の
データをリードデータレジスタ１０８あるいは１０９へ
転送する動作を伴ないリードアドレス発生器１１３のリ
ードアドレスを初期値（先頭番地）にもどすためのクリ
ア信号ＲＣＬＲとメモリセルアレイ１０６あるいは１０
７の先頭行のデータをリードデータレジスタ１０８ある
いは１０９へ転送する動作を伴なわないでリードアドレ
ス発生器１１３のリードアドレスを初期値（先頭番地）
にもどすためのクリア信号ＲＣＬＲＩを入力し、アドレ
スリセット信号及びメモリセルアレイからリードデータ
レジスタへのデータ転送制御信号などを発生する。

次にこのように構成された半導体メモリの動作説明を行
なう。

書込みは、まずクリア信号ＷＣＬＲあるいはＷＣＬＲＩ
信号によりライトアドレス発生器がクリアされライト用
カラムアドレス、ロウアドレス共先頭番地にリセットさ
れる。このときＷＣＬＲ信号を入力した場合は、そのと
き設定されていたカラムアドレスが指定しているライト
データレジスタのデータが書込み用ロウアドレスで指定
された番地に相当するメモリセルアレイに転送されてか
らアドレスがリセットされるのでクリア期間として、こ
のデータ転送に要する時間が必要となる。

この場合クリアに要する時間が比較的長く必要であるが
、例えばそれまでにライトデータレジスタに書込まれて
いたデータがメモリセル内に転送され保存されるという
利点がある。またＷＣＬＲＩ信号を入力した場合は転送
動作を伴なわないため、それまでにライトデータレジス
タに書込まれていたデータはメモリセル内に保存されな
いがクリア期間が非常に短かくできるという利点がある
。クリアが終了するとＷＣＫ信号に同期してカラムアド
レスがインクリメントし、各アドレスに対応してＤｉｎ
端子から入力したデータがライトデータレジスタに蓄積
される。クリア直後はライトデータレジスタ１０３が選
択されるので、まずはライトデータレジスタ１０３にデ
ータがストアされる。

ρ回書込みが行なわれると、ライトデータレジスタ１０
３は満杯となり引続いてライトデータレジスタ１０４に
データがストアされる。このときライト制御回路１１６
は、ライトデータレジスタ１０３が満杯になったことを
検知し、ライトデータレジスタ１０３のデータを一括し
てメモリセルアレイ１の最初の行（第１行）に転送する
ための制御信号を発生させる。ライトデータレジスタ１
０４にデータがストアされ始めてβ′回書込みが行なわ
れると、ライト制御回路によりライトデータレジスタ１
０４のデータが一括にメモリセルアレイ２の最初の行（
第１行）に転送されると共に、ライト用のカラムアドレ
スは１番地に戻り、再びライトデータレジスタ１０３に
Ｄｉｎ端子からのデータがライトクロックＷＣＫに同期
して蓄積される。

尚ライト用のカラムアドレスが１番地に戻る際に、ライ
ト用のロウアドレスが１アドレスだけインクリメントす
るように構成されるので、このとき新しくストアされた
ライトデータレジスタ１０３゜１０４のデータはメモリ
セルアレイ１．メモリセルアレイ２の行に転送・蓄積さ
れる。以下同様にライトデータレジスタの内容は第３行
、第４行と順次インクリメントしたアドレスに転送され
最終行に達っすると再び第１行目からライトデータレジ
スタのデータ転送を繰り返すように構成される。

次に読出しは、まずクリア信号ＲＣＬＲまたはＲＣＬＲ
１信号によりリードアドレス発生器１１３がクリアされ
、リード用カラムアドレス、ロウアドレス共先頭番地（
１番地）にリセットされる。このときＲＣＬＲ信号を入
力した場合、リード用カラム、ロウアドレスが１番地に
設定されると同時に、最初に読出すべき行のデータすな
わちメモリセルアレイ１の第１行のデータがリードデー
タレジスタ１０８に一括転送されるので、クリア期間と
してこの転送に要する時間が必要となる。この場合クリ
アに要する時間が比較的長く必要であるが、先頭行のデ
ータとして読出され２るべきデータがリードデータレジ
スタに予め転送され、確保されているとう利点がある。

またＲＣＬＲＩ信号を入力した場合は、転送動作を伴な
わないため先頭行のデータとして読出されるべきデータ
がリードデータレジスタに確保されず、正確なデータの
読出しはできないが、クリア期間な非常に短かくできる
という利点がある。クリアが終了するとリード用のカラ
ムアドレスは１番地に設定されるが、その後ＲＣＫ信号
に同期してカラムアドレスがインクリメントし、各アド
レスに対応してリードデータレジスタ１０８から読出し
が行なわれる。

尚ＲＣＬＲＩでリセットを行なった場合先頭行のデータ
が予め転送されないので、それまでにリードデータレジ
スタ１０８に蓄えられていたデータが読み出される。尚
クリアが実行されると、データの読出しが開始されると
同時に、次に読出すべき行のデータすなわちメモリセル
アレイ２の先頭行のデータがリードデータレジスタ１０
９に自動的に転送されるように制御される。このときメ
モリセルアレイ２の先頭行のデータがリードデータレジ
スタ１０９に転送が完了するとリード用のロウアドレス
が１アドレスにだけインクリメントされる。従ってクリ
ア後リードデータレジスタ１０８からρ回の読出しが完
了すると、リードデータレジスタ１０９から読出しが開
始されると同時にリード制御回路によりメモリセルアレ
イ１の第２行のデータがリードデータレジスタ１０８に
一括して転送される。またリードデータレジスタ１０９
からｐ′回の読出しが行なわれるとメモリセルアレイ２
の第２行のデータがリードデータレジスタ１０９に転送
された後にリード用のロウアドレスが１つインクリメン
トされる。以下同様にリードデータレジスタの読出しが
終了するとメモリセルアレイの第３行、第４行と順次イ
ンクリメントシたアドレスからデータの転送が行なわれ
、最終行に達っすると再び第１行目から読出しデータの
転送が繰り返されるように構成される。ここでクリア信
号ＷＣＬＲ，πて■π及びＷＣＬＲｌ、ＲＣＬＲｌの使
い方についてもう少し詳細に説明する。

このメモリを１フレームのデータ遅延線、例えばＮＴＳ
Ｃ方式の４ｆｓｃサンプリングを例にした場合を考える
と１走査線の画素数は９１０画素、また走査線の数は５
２５本となるので第１図においてρ＋で’＝９１０アド
レスＸｎ（ｎは階調数に対応例えば８）またｍ＝５２５
とするのが理想的となる。このメモリを１フレ一ム調度
に対応した遅延線として使用する場合には次のようにす
る。ＷＣＫ、ＲＣＫは共通に接続し同じクロック信号を
入力する。ＷＣＬＲ，πで■πは共通に接続し、またＷ
ＣＬＲｌ、ＲＣＬＲｌも共通に接続する。

ＷＣＬＲ，ＲＣＬＲあるいはＷＣＬＲｌ、ＲＣＬＲｌの
いずれかにクリア信号を入力することによりライト／リ
ードアドレスは先頭番地にクリアされ、ライトデータの
書込みリードデータの読出しがライトデータレジスタ；
　リードデータレジスタに対して行なわれる。この際、
ライトデータのメモリセルへの転送はライトデータレジ
スタが満杯となってから行なわれるのでライト、リード
アドレスが同じ場合の読出しデータは、ちょうどこのメ
モリの全アドレスに対応した画素分だけ遅延したデータ
すなわち９１０Ｘ５２５＝４７７７５０画素分だけ遅延
したデータが得られることになる。次にこのメモリを１
フィールドに相当するデータ遅延線として用いる場合を
考える。すなわち９１０Ｘ２６２　（あるいは２６３）
＝２３８４２０　（あるいは２３９３３０）画素の遅延
線として使用する場合にはクリア信号により調整する。

ここでＷＣＬＲ，ＲＣＬＲにより制御する場合には転送
動作を伴なうので比較的長いクリア時間が必要であり、
例えばこのクリア時間を１μＳとすると、クリア時間の
間およそ１５サイクル（１０００ｎｓ／　７０ｎｓ＃１
５）に相当するクロックが入力するのでクリア信号を入
力するデイレイサイクル数を２３８４２０−１５＝２３
８４０５　（あるいは２３９３３０−１５＝２３９３１
５）の所で入力する必要が生じる。この場合はメモリの
コントロールがやや複雑であるが、２６２（あるいは２
６３）行における書きかけのデータ及び第１行の読出し
データを確保できるという利点がある。逆にＷＣＬＲＩ
、ＲＣＬＲＩにより制御する場合には転送動作を伴なわ
ないのでクリア時間を非常に短かくでき例えば１サイク
ル（７０ｎ　ｓ）で内部′７ドレスカウンタを先頭番地
に初期化することが可能となる。この場合デイレイ長の
メモリコントロールが非常に簡単になるという利点があ
る。この場合第１行に和尚する読出しデータ、２６２　
（あるいは２６３）行における書込みデータが確保され
ないという欠点があるがこの部分は垂直同期期間あるい
はフィールドの切換りで映像信号は含まれておらず正確
な読出しが行なわれなくても良いという場合が多く問題
ないケースが多い。最後にこのメモリにおいてライトデ
ータレジスタからメモリセルへのデータ転送と、メモリ
セルからリードデータレジスタｌ＼の転送とリフレッシ
ュが同時に要求された場合について説明する。この場合
は図示されないがアクセス順序仲裁回路（アービトレー
ション回路）が備わっており、３つ同時に要求された場
合でも順序よくひとつづつ行なわせることができる。ラ
イトデータレジスタ及びリードデータレジスタの転送要
求が発生した場合でもＤｉｎ、Ｄｏｕｔ端子からのアク
セスは他方のレジスタより行なわれているので書込みあ
るいは読出しが中断せることはなυご。

−射的にこのデータ転送あるいはリフレッシュ期間はお
よそ３００ｎｓ程度で終了する。一方ｐ＋ρ’＝９１０
アドレスした場合、１つのレジスタのアクセス期間はお
よそ３２μｓ　（７０ｎｓＸ４５５Ｌ；３２μＳ）程度
になるので、３２μｓの間にライトテータレジスタ→メ
モリセルへのデータ転送メモリセル−リードデータレジ
スタへのデータ転送及びリフレッシュを終了させること
は何ら問題ない。

〔発明の効果〕

以上説明したように本発明により入力データをライトデ
ータレジスタに一時蓄積し、ライトデータレジスタのメ
モリ容量に相当するブロック単位で内部で自動発生する
シリアルアドレスにより指定してメモリセルへ転送する
手段と、同様にメモリセル内の蓄積データをリードデー
タレジスタへのメモリ容量に相当するブロック単位で内
部で自動発生するシリアルアドレスにより指定してメモ
リセルからリードデータレジスタへ転送し、そこから出
力データとして読出す手段を有し、かつ、内部のアドレ
スを先頭番地にクリアする動作モードを２種類用意し、
１つはクリアした際にライトデータレジスタからメモリ
セルへのデータの転送とメモリセルからリードデータレ
ジスタへのデータの転送を伴なう動作ともう１つはこれ
らの転送を伴なわない動作を用意することにより、内蔵
するメモリ容量に対応した固定サイズのデータの遅延線
として使える他、クリア信号により任意のサイズのデー
タ遅延線を可能とし、この際データの取り扱い方法によ
り高速にリセットする手段と低速だが読出しデータを確
保してリセットを行なえる手段を選択できるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例である。 第２図は従来の汎用メモリを用いた１フレーム遅延回路
の構成例を示す。 １０１．１０２・・・・・・ライト用カラムデコーダ、
１０３．１０４・・・・・・ライトデータレジスタ、１
０５・・・・・・ロウテコ−ｙ、１０６，１０７・・・
・・・メモリセルアレイ１及び２．１０８，１０９・・
・・・・リードデータレジスタ、１１０，１１１・・・
・・・リード用カラムデコーダ、１１２・・・・・・ラ
イトアドレス発生器、１１３・・・・・・リードアドレ
ス発生器、１１４・・・・・・リフレッシュアドレス発
生器、１１５・・・・・・アドレス切換用マルチプレク
サ、１１６・・・・・・ライト制御回路、１１７・・・
・・・リード制御回路、ＷＣＫ、ＲＣＫ・・・・・・ラ
イトクロック、リードクツツク、ＷＣＬＲ。 ＲＣＬＲ・・・・・・ライトアドレスクリア信号、リー
ドアドレスクリア信号、ＷＣＬＲｌ、ＲＣＬＲｌ・・・
・・・ライトアドレスクリア１信号、リードアドレスク
リア１信号、２１・・・・・・直並列変換回路、２２・
・・・・・並直列変換回路、２３・・・・・・１２８Ｋ
Ｘ８ビツト汎用メモリを５個用いた１２８Ｘ４０ビツト
構成メモリシステム、２４・・・・・・アドレス発生器
。 代理人　弁理士　　内　原　　　音

Claims (1)

【特許請求の範囲】
1. データ入力端子からのライトデータをライトデータレジ
   スタに一時蓄積し、該ライトデータレジスタのメモリ容
   量に相当するブロック単位でまとめて内部で自動発生す
   るシリアルアドレスにより指定されたメモリセルに転送
   し、書込みを行なう手段と、メモリセル内に蓄えられて
   いるデータを、内部で自動発生するシリアルアドレスに
   より指定してリードデータレジスタのメモリ容量に相当
   するブロック単位でまとめて、該リードデータレジスタ
   へ転送し、該リードデータレジスタからデータ出力端子
   を経てリードデータの読出しを行なう手段を有しテレビ
   ジョン信号の１フィールドあるいは１フレームに相当し
   た画素分のデータ遅延が得られるようにしたＦＩＦＯ型
   半導体メモリにおいて、該ライトデータレジスタに蓄え
   られているデータを指定されたメモリセルに転送する動
   作あるいは、指定されたメモリセルの内容を該リードデ
   ータレジスタに転送する動作を伴ない、内部アドレスを
   イニシャルアドレス（先頭番地）にリセットする手段と
   、該ライトデータレジスタに蓄えられているデータを指
   定されたメモリセルに転送する動作あるいは指定された
   メモリセルの内容を該リードデータレジスタに転送する
   動作を伴なわないで内部イニシャルアドレスにリセット
   する手段を設けたことを特徴とするＦＩＦＯ型半導体メ
   モリ。