JPH02132399U - - Google Patents
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- Publication number
- JPH02132399U JPH02132399U JP4135289U JP4135289U JPH02132399U JP H02132399 U JPH02132399 U JP H02132399U JP 4135289 U JP4135289 U JP 4135289U JP 4135289 U JP4135289 U JP 4135289U JP H02132399 U JPH02132399 U JP H02132399U
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- JP
- Japan
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- word line
- level
- memory device
- semiconductor memory
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Description
第１図はこの考案に係る半導体記憶装置の一実
施例による分割ワード線方式の回路図、第２図は
従来の分割ワード線方式の回路図を表わす。 図において、１は行デコーダ（ＮＯＲ）、２は
インバータ、３はＮＯＲゲート、４はメモリセル
群選択線、５は前置ワード線、６はワード線であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
施例による分割ワード線方式の回路図、第２図は
従来の分割ワード線方式の回路図を表わす。 図において、１は行デコーダ（ＮＯＲ）、２は
インバータ、３はＮＯＲゲート、４はメモリセル
群選択線、５は前置ワード線、６はワード線であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
Claims (1)
- 分割ワード線方式を用いて設計された半導体記
憶装置において、選択時に前置ワード線のレベル
を″Ｌ″、ワード線のレベルを″Ｈ″、非選択時
に前置ワード線のレベルを″Ｈ″、ワード線のレ
ベルを″Ｌ″としたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135289U JPH02132399U (ja) | 1989-04-07 | 1989-04-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135289U JPH02132399U (ja) | 1989-04-07 | 1989-04-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132399U true JPH02132399U (ja) | 1990-11-02 |
Family
ID=31551945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4135289U Pending JPH02132399U (ja) | 1989-04-07 | 1989-04-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132399U (ja) |
-
1989
- 1989-04-07 JP JP4135289U patent/JPH02132399U/ja active Pending