JPH02132839A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02132839A JPH02132839A JP28567988A JP28567988A JPH02132839A JP H02132839 A JPH02132839 A JP H02132839A JP 28567988 A JP28567988 A JP 28567988A JP 28567988 A JP28567988 A JP 28567988A JP H02132839 A JPH02132839 A JP H02132839A
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- Japan
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- substrate
- gate electrode
- schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は，化合物半導体一金属のショットキーゲート電
極を存する半導体装置の改良に関する。
極を存する半導体装置の改良に関する。
（従来の技術）
スーパーコンピュータや高周波通信用の機器等には，Ｓ
ｉよりも電子移動度の高い化合物半導体（Ｇ ａ Ａ
ｓやＩｎＰ）を用いた高速の電界効果トランジスタが多
く用いられている。これらの電界効果トランジスタの代
表的なものに，ＧａＡｓショットキーゲート型電界効果
トランジスタ（ＭＥ Ｓ Ｆ ＥＴ）がある。
ｉよりも電子移動度の高い化合物半導体（Ｇ ａ Ａ
ｓやＩｎＰ）を用いた高速の電界効果トランジスタが多
く用いられている。これらの電界効果トランジスタの代
表的なものに，ＧａＡｓショットキーゲート型電界効果
トランジスタ（ＭＥ Ｓ Ｆ ＥＴ）がある。
第２図を用いて，従来のＧａＡｓ
ＭＥＳＦＥＴの製造工程例を説明する。まず半絶縁性Ｇ
ａＡｓ基板２１にイオン注入および熱処理によりｎ型活
性ＪｉＷ２２を形成する（第２図（ａ））。次に全面に
耐熱性または高融点の金属膜を被着し．これを選択エッ
チングしてショットキーゲート電極２３を形成する（第
２図（ｂ））。
ａＡｓ基板２１にイオン注入および熱処理によりｎ型活
性ＪｉＷ２２を形成する（第２図（ａ））。次に全面に
耐熱性または高融点の金属膜を被着し．これを選択エッ
チングしてショットキーゲート電極２３を形成する（第
２図（ｂ））。
次にフォトレジスト・マスク（図示せず）およびゲート
電極２３をマスクとして不純物をイオン注入して，ゲー
ト電極２３に自己整合的に高濃度不純物層２４を形成す
る（第２図（Ｃ））。そしてフォトレジストを除去して
，Ａｓ雰囲気中で温度８２０℃，時間１０分程度のキャ
ップレスアニールを行い，不純物を活性化してソース，
ドレインのｎ十型層２５．２６を形成する。その後，Ａ
ｕ Ｇ ｅ ／ Ａ ｕ層からなるソース，ドレイン
電極２７．２８を形成する（第２図（ｄ））。
電極２３をマスクとして不純物をイオン注入して，ゲー
ト電極２３に自己整合的に高濃度不純物層２４を形成す
る（第２図（Ｃ））。そしてフォトレジストを除去して
，Ａｓ雰囲気中で温度８２０℃，時間１０分程度のキャ
ップレスアニールを行い，不純物を活性化してソース，
ドレインのｎ十型層２５．２６を形成する。その後，Ａ
ｕ Ｇ ｅ ／ Ａ ｕ層からなるソース，ドレイン
電極２７．２８を形成する（第２図（ｄ））。
このように従来法においては，シジットキーゲ゜ート電
極の形成後に不純物のイオン注入と注入不純物の活性化
のための高温の熱処理が行われる。
極の形成後に不純物のイオン注入と注入不純物の活性化
のための高温の熱処理が行われる。
この高温の熱処理工程では，ゲート電極下の基板領域か
ら基板構成元素であるＡｓやＧａがゲート電極内に拡散
し，特に原子半径の小さいＡｓはゲート電極を突抜けて
外部にまで飛散する，という現象が生じる。この結果，
ゲート電極の界面特性が変化し．所望のショットキー特
性が得られなくなるという問題が生じる。また，同一基
板上に多数のＭＥＳＦＥＴを形成して集積回路を構成す
る場合には，各素子でのショットキー特性のバラッキが
生じ，これは各素子のしきい値電圧のバラッキとなり，
集積回路の信頼性や歩留り低下の大きい原因となる。
ら基板構成元素であるＡｓやＧａがゲート電極内に拡散
し，特に原子半径の小さいＡｓはゲート電極を突抜けて
外部にまで飛散する，という現象が生じる。この結果，
ゲート電極の界面特性が変化し．所望のショットキー特
性が得られなくなるという問題が生じる。また，同一基
板上に多数のＭＥＳＦＥＴを形成して集積回路を構成す
る場合には，各素子でのショットキー特性のバラッキが
生じ，これは各素子のしきい値電圧のバラッキとなり，
集積回路の信頼性や歩留り低下の大きい原因となる。
上述した基板元素の外部拡散は，ＭＥＳＦＥＴのショッ
トキーゲート電極に用いられる窒化物が多結晶質であり
，多くの粒界が存在するためである，とも言われている
。そこでこの外部拡散を抑制するためには，ショットキ
ーゲート電極の構成物質の粒径を微細化することが考え
られる。具体的には例えば，窒化物に比べて粒径が微細
な高融点金属の硅化物をショットキーゲート電極に用い
ることが考えられる。ところが硅化物をショットキーゲ
ート電極として用いると，その電極中のＳＬが熱処理工
程で逆に基板中に拡散してドナー不純物となり，チャネ
ル領域の電子濃度が変化してしまう。このことは実際に
報告もなされている。
トキーゲート電極に用いられる窒化物が多結晶質であり
，多くの粒界が存在するためである，とも言われている
。そこでこの外部拡散を抑制するためには，ショットキ
ーゲート電極の構成物質の粒径を微細化することが考え
られる。具体的には例えば，窒化物に比べて粒径が微細
な高融点金属の硅化物をショットキーゲート電極に用い
ることが考えられる。ところが硅化物をショットキーゲ
ート電極として用いると，その電極中のＳＬが熱処理工
程で逆に基板中に拡散してドナー不純物となり，チャネ
ル領域の電子濃度が変化してしまう。このことは実際に
報告もなされている。
また一般に硅化物によるショットキーゲート特性は，高
融点金属単体やその窒化物に比べて劣っている。
融点金属単体やその窒化物に比べて劣っている。
（発明゛が解決しようとする課題）
以上のように化合物半導体を用いた
ＭＥＳＦＥＴにおいては，特にショットキーゲート電極
形成後に高温熱工程を必要とする場合．良好なショット
キーゲート特性を得ることが難しい，という問題があっ
た。
形成後に高温熱工程を必要とする場合．良好なショット
キーゲート特性を得ることが難しい，という問題があっ
た。
本発明は，この様な問題を解決して優れたショットキー
ゲート特性を持つ半導体装置を提供することを目的とす
る。
ゲート特性を持つ半導体装置を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は，化合物半導体層にショットキーゲート電極を
有する半導体装置において，そのショットキーゲート電
極は，基板と接触する部分を耐熱性または高融点金属の
窒化物層により構成し，その上部を耐熱性または高融点
金属の硅化物または硅窒化物層により構成したことを特
徴とする。
有する半導体装置において，そのショットキーゲート電
極は，基板と接触する部分を耐熱性または高融点金属の
窒化物層により構成し，その上部を耐熱性または高融点
金属の硅化物または硅窒化物層により構成したことを特
徴とする。
（作用）
本発明においては，ショットキーゲート電極の表面部の
硅化物または硅窒化物層が，熱処理時の基板構成元素の
外部拡散に対するバリアとして働く。またこの硅化物ま
たは硅窒化物層の下地は窒化物層であり，これにより良
好なショットキーゲート特性が得られ，また硅化物また
は硅窒化物層のシリコンの基板への拡散も防止される。
硅化物または硅窒化物層が，熱処理時の基板構成元素の
外部拡散に対するバリアとして働く。またこの硅化物ま
たは硅窒化物層の下地は窒化物層であり，これにより良
好なショットキーゲート特性が得られ，また硅化物また
は硅窒化物層のシリコンの基板への拡散も防止される。
（実施例）
以下，本発明の実施例を説明する。
第１図（ａ）〜（ｆ）は，一実施例の
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製造工程を
示す断面図である。まず，半絶縁性ＧａＡｓ基板１に，
Ｓｉのイオン注入によりｎ型活性層２を形成する（ａ）
。
示す断面図である。まず，半絶縁性ＧａＡｓ基板１に，
Ｓｉのイオン注入によりｎ型活性層２を形成する（ａ）
。
イオン注入条件は例えば，加速電圧５０ｋｅＶ，ドーズ
量２×１０１２／ｃＩＩＪ２とする。イオン注入後，Ａ
ｓ雰囲気中で８２０”Ｃ，２０分のキャップレス・アニ
ールを施して，不純物活性化を行なう。
量２×１０１２／ｃＩＩＪ２とする。イオン注入後，Ａ
ｓ雰囲気中で８２０”Ｃ，２０分のキャップレス・アニ
ールを施して，不純物活性化を行なう。
次に，活性層２領域を含む基板全面に，２０００人の窒
化タングステン層（ＷＮｘ層）３を反応性スパッタリン
グ法により形成する。続いて全面に，Ｓｉの低エネルギ
ー，高ドーズのイオン注入を行い，熱処理してＷ Ｎ
ｘ膜３の表面部約１０００人をシリサイド層４とする（
ｂ）。例えばイオン注入条件は，加速電圧３０ｋｅＶ，
ドーズ量Ｉ Ｘ １ ０ ”／ｃｍ２とし，熱処理
条件は５００℃２ １０分とする。
化タングステン層（ＷＮｘ層）３を反応性スパッタリン
グ法により形成する。続いて全面に，Ｓｉの低エネルギ
ー，高ドーズのイオン注入を行い，熱処理してＷ Ｎ
ｘ膜３の表面部約１０００人をシリサイド層４とする（
ｂ）。例えばイオン注入条件は，加速電圧３０ｋｅＶ，
ドーズ量Ｉ Ｘ １ ０ ”／ｃｍ２とし，熱処理
条件は５００℃２ １０分とする。
その後，全面にフォトレジストを塗布し，パターン形成
してマスクを設け，ＣＦ４と０２ガスを用いた反応性イ
オンエッチングによりシリサイド層４とＷＮｘＪＷ３を
バターニングしてショットキーゲート電極５を形成する
（ｄ）。次いで，フォトレジストの塗布，バターニング
によりソース，ドレイン形成領域に窓を有するレジスト
・マスク６を形成し，Ｓｉの高濃度イオン注入層７を形
成する（ｅ）。このときのイオン注入条件は，例えば加
速電圧１２０ｋｅＶ， ドーズ量３ Ｘ １ ０ ”
／ＣＩｌ１２とする。そしてレジスト・マスク６を除去
した後，ＡｓＨ３雰囲気中で８２０℃，２０分の熱処理
により不純物活性化を行い，ソース，ドレイン層７′を
形成する。
してマスクを設け，ＣＦ４と０２ガスを用いた反応性イ
オンエッチングによりシリサイド層４とＷＮｘＪＷ３を
バターニングしてショットキーゲート電極５を形成する
（ｄ）。次いで，フォトレジストの塗布，バターニング
によりソース，ドレイン形成領域に窓を有するレジスト
・マスク６を形成し，Ｓｉの高濃度イオン注入層７を形
成する（ｅ）。このときのイオン注入条件は，例えば加
速電圧１２０ｋｅＶ， ドーズ量３ Ｘ １ ０ ”
／ＣＩｌ１２とする。そしてレジスト・マスク６を除去
した後，ＡｓＨ３雰囲気中で８２０℃，２０分の熱処理
により不純物活性化を行い，ソース，ドレイン層７′を
形成する。
その後，リフトオフ法によって，ＡｕＧｅ／Ｎ ｉ ／
Ａ ｕの３層構造からなるソース，ドレイン電極８，
９を形成する。最後に全面に絶縁膜１０を堆積してこれ
にコンタクト孔を開けて，Ｔｉ／Ｐ ｔ ／ Ａ ｕの
３層構造からなる配線１１〜１３を形成して完成する（
ｆ）。
Ａ ｕの３層構造からなるソース，ドレイン電極８，
９を形成する。最後に全面に絶縁膜１０を堆積してこれ
にコンタクト孔を開けて，Ｔｉ／Ｐ ｔ ／ Ａ ｕの
３層構造からなる配線１１〜１３を形成して完成する（
ｆ）。
Ｗ Ｎ ｘ層のみからなるショットキーゲート電極は，
６００℃程度から特性の劣化が認められ，特にソース，
ドレインの不純物活性化の熱処理工程で大きい特性劣化
が見られる。これに対し，この実施例のショットキーゲ
ート電極構造ではこの様な特性劣化は認められない。こ
れは，ショットキーゲート電極の表面部のシリサイド層
４が基板構成元素の外部拡散を抑制するためである。ま
た，シリサイド層４は直接基板に接触しないため，熱処
理工程でシリコンがショットキーゲート電極から基板に
拡散されることもなく２ この結果しきい値変動のない
安定なＭＥ Ｓ Ｆ ＥＴ特性が得られる。
６００℃程度から特性の劣化が認められ，特にソース，
ドレインの不純物活性化の熱処理工程で大きい特性劣化
が見られる。これに対し，この実施例のショットキーゲ
ート電極構造ではこの様な特性劣化は認められない。こ
れは，ショットキーゲート電極の表面部のシリサイド層
４が基板構成元素の外部拡散を抑制するためである。ま
た，シリサイド層４は直接基板に接触しないため，熱処
理工程でシリコンがショットキーゲート電極から基板に
拡散されることもなく２ この結果しきい値変動のない
安定なＭＥ Ｓ Ｆ ＥＴ特性が得られる。
具体的データを挙げる。上記実施例にょるＧａＡｓＭＥ
ＳＦＥＴを，ウエハ上に１００個形成し，そのしきい値
電圧ｖｔｈとその分散σを測定した。比較のため，ＷＮ
Ｘ層のみからなるショットキーゲート電極を持つ他，実
施例と同じ条件で形成したＧ ａ Ａ ｓ Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔについてもデータをとった。実施例のＧ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔでは，Ｖｔｈ＝−
０．０４７ ［Ｖ］ ． ａ−１４ ＣｍＶＥであ
るのに対し，比較例においては， Ｖ ｔｈ − ＋
０．０３１［Ｖ］，σ−３８［ｍＶ］であった。この結
果から．本発明によりＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔのしきい値のバラツキは従来構造の約３７％に
低減されている。
ＳＦＥＴを，ウエハ上に１００個形成し，そのしきい値
電圧ｖｔｈとその分散σを測定した。比較のため，ＷＮ
Ｘ層のみからなるショットキーゲート電極を持つ他，実
施例と同じ条件で形成したＧ ａ Ａ ｓ Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔについてもデータをとった。実施例のＧ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔでは，Ｖｔｈ＝−
０．０４７ ［Ｖ］ ． ａ−１４ ＣｍＶＥであ
るのに対し，比較例においては， Ｖ ｔｈ − ＋
０．０３１［Ｖ］，σ−３８［ｍＶ］であった。この結
果から．本発明によりＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔのしきい値のバラツキは従来構造の約３７％に
低減されている。
実施例では，ショットキーゲート表面部のシリサイド層
の形成法としてイオン注入を利用したが，これは例えば
スパッタ法やＣＶＤ法によりシリコンを堆積してシリサ
イド層を形成することもできる。また，シリコンのほか
に窒素を含むシリサイド・ナイトライド（硅窒化物）と
してもよい。ショットキーゲート電極の母材もＷ以外の
耐熱性或いは高融点金属を用い得るし，電極の上部と下
部で異なる金属を用いてもよい。
の形成法としてイオン注入を利用したが，これは例えば
スパッタ法やＣＶＤ法によりシリコンを堆積してシリサ
イド層を形成することもできる。また，シリコンのほか
に窒素を含むシリサイド・ナイトライド（硅窒化物）と
してもよい。ショットキーゲート電極の母材もＷ以外の
耐熱性或いは高融点金属を用い得るし，電極の上部と下
部で異なる金属を用いてもよい。
［発明の効果コ
以上述べたように本発明によれば，熱処理工程でショッ
トキーゲート特性の劣化を来たすことのない安定した特
性の化合物半導体装置を得ることがきる。
トキーゲート特性の劣化を来たすことのない安定した特
性の化合物半導体装置を得ることがきる。
第１図（ａ）〜（ｆ）は，本発明の一実施例のＧ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製造工程を示す断面
図，第２図（ａ）〜（ｄ）は従来のＧａ’ＡｓＭＥＳＦ
ＥＴの製造工程例を示す断面図である。 ｌ・・・半絶縁性ＧａＡｓ基板，２・・・ｎ型活性層，
３・・・Ｗ Ｎ Ｘ層．４・・・シリサイド層，５・・
・ショットキーゲート電極，６・・・フォトレジスト，
７・・・イオン注入層，７′・・・ソース，ドレイン層
，８．９・・・ソース，ドレイン電極，１０・・・絶縁
膜，１１〜１３・・・配線。 出願人代理人 弁理士 鈴江武彦
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの製造工程を示す断面
図，第２図（ａ）〜（ｄ）は従来のＧａ’ＡｓＭＥＳＦ
ＥＴの製造工程例を示す断面図である。 ｌ・・・半絶縁性ＧａＡｓ基板，２・・・ｎ型活性層，
３・・・Ｗ Ｎ Ｘ層．４・・・シリサイド層，５・・
・ショットキーゲート電極，６・・・フォトレジスト，
７・・・イオン注入層，７′・・・ソース，ドレイン層
，８．９・・・ソース，ドレイン電極，１０・・・絶縁
膜，１１〜１３・・・配線。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）化合物半導体層に形成されたショットキーゲート
電極を有する半導体装置において、前記ショットキーゲ
ート電極は、前記半導体層と接する部分が耐熱性または
高融点金属の窒化物層により構成され、この窒化物層の
上部に耐熱性または高融点金属の硅化物層または硅窒化
物層を有することを特徴とする半導体装置。 - （２）半絶縁性ＧａＡｓ基板にイオン注入により形成さ
れた活性層を有し、この活性層上にショットキーゲート
電極を有する半導体装置において、前記ショットキーゲ
ート電極は、前記半導体層と接する部分が耐熱性または
高融点金属の窒化物層により構成され、この窒化物層の
上部に耐熱性または高融点金属の硅化物層または硅窒化
物層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285679A JP2777153B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285679A JP2777153B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02132839A true JPH02132839A (ja) | 1990-05-22 |
| JP2777153B2 JP2777153B2 (ja) | 1998-07-16 |
Family
ID=17694645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285679A Expired - Fee Related JP2777153B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777153B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258315A (ja) * | 2007-04-03 | 2008-10-23 | Mitsubishi Electric Corp | トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246870A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | 化合物半導体装置及び製造方法 |
-
1988
- 1988-11-14 JP JP63285679A patent/JP2777153B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246870A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | 化合物半導体装置及び製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258315A (ja) * | 2007-04-03 | 2008-10-23 | Mitsubishi Electric Corp | トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2777153B2 (ja) | 1998-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |