JPS5932173A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS5932173A JPS5932173A JP57141933A JP14193382A JPS5932173A JP S5932173 A JPS5932173 A JP S5932173A JP 57141933 A JP57141933 A JP 57141933A JP 14193382 A JP14193382 A JP 14193382A JP S5932173 A JPS5932173 A JP S5932173A
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- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- semiconductor layer
- gate
- semi
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧＲＡｓ等の化合物半導体を用いた電界効果
トランジスタ（ＦＥＴ ）の製造方法に関する。
トランジスタ（ＦＥＴ ）の製造方法に関する。
ＧａＡｓはＳｉに比べて電子移動度が数倍高く、高速動
作が可能なデバイス利料として注目されている。ＧａＡ
ｓを用いてＦＥＴを作る場合、Ｓｌにおけるような良
質の界面特性を示すケ゛−ト絶縁膜がないため、通常、
金属−半導体接触を利用したショットキータート構造が
採用される。このようなショットキーゲート型ＦＥＴは
通常ＭＥＳ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ＦＥＴと呼ばれる。
作が可能なデバイス利料として注目されている。ＧａＡ
ｓを用いてＦＥＴを作る場合、Ｓｌにおけるような良
質の界面特性を示すケ゛−ト絶縁膜がないため、通常、
金属−半導体接触を利用したショットキータート構造が
採用される。このようなショットキーゲート型ＦＥＴは
通常ＭＥＳ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
） ＦＥＴと呼ばれる。
第１図ケま一般イＩＬ、ＪなＭｌ・；５ＦＥｉ’を示し
ている。１ノがＣｒドープの半絶縁性ＧａＡｓ基板、１
２が活性層となる１１型不純物ド一グＧＩＩＡＦＩ層で
あシ、このＧａＡｑ層Ｉ２層表２にオーミックＴｉｎで
あるソース短枠Ｊ、？、ドレイン縦極１４およびショッ
トキー電極でを）るり゛−ト電極１，５が形成されてい
る。
ている。１ノがＣｒドープの半絶縁性ＧａＡｓ基板、１
２が活性層となる１１型不純物ド一グＧＩＩＡＦＩ層で
あシ、このＧａＡｑ層Ｉ２層表２にオーミックＴｉｎで
あるソース短枠Ｊ、？、ドレイン縦極１４およびショッ
トキー電極でを）るり゛−ト電極１，５が形成されてい
る。
第１図のＭＦＥＳ ＦＥ’ｌ”の改良形として、第２図
に示すｔ１４′造が知られている。これは、第１図の活
性層となるｎ型ＧａＡｓ）＠１２の部分を、アンド−ｆ
ＧａＡｓ層Ｊ２１ とこれよりバンドギヤノブの広いｎ
型不純物ドーゾＧｎＡ８層１２２の積層構造としだもの
である。この構造のＭＥＳ ＦＰ；Ｔは第１図のものよ
り高速動作がＤＪ能である。その理由は１、ヤＶリアが
走行するチャネル領域となるＧａＡｓｊ冑１２Ｉがアン
ドープ０ｗ）えに”ｒ４Ｑ子移動Ｉρニが非常に高いた
めである。アンドーノ’ＧａＡｓ層１２１で虎ヤリアと
なるｉｔ＜子はへテロ接合を介してｎ型ＧａＡ］Ａ８層
１２２から供給されることになる。
に示すｔ１４′造が知られている。これは、第１図の活
性層となるｎ型ＧａＡｓ）＠１２の部分を、アンド−ｆ
ＧａＡｓ層Ｊ２１ とこれよりバンドギヤノブの広いｎ
型不純物ドーゾＧｎＡ８層１２２の積層構造としだもの
である。この構造のＭＥＳ ＦＰ；Ｔは第１図のものよ
り高速動作がＤＪ能である。その理由は１、ヤＶリアが
走行するチャネル領域となるＧａＡｓｊ冑１２Ｉがアン
ドープ０ｗ）えに”ｒ４Ｑ子移動Ｉρニが非常に高いた
めである。アンドーノ’ＧａＡｓ層１２１で虎ヤリアと
なるｉｔ＜子はへテロ接合を介してｎ型ＧａＡ］Ａ８層
１２２から供給されることになる。
第１図、第２図に７ｊ＜すＭＥＳ ＦＥＴを作るには、
ソース、ドレイン電極１ ；？ 、 １４とデート電極
１５とに別々の金属を用いるだめ、それぞれの電極形成
に光蝕剤工程を必要とする。そのためにはマスク合せの
余裕をとることが必要である。
ソース、ドレイン電極１ ；？ 、 １４とデート電極
１５とに別々の金属を用いるだめ、それぞれの電極形成
に光蝕剤工程を必要とする。そのためにはマスク合せの
余裕をとることが必要である。
例えば、ダートＤ：恰幅２μｍに対して、ケ８−１・電
極１５とソース、ドレイン電極１ 、？ 、 ７４の間
にそれぞれ２１１ｍのすき間を設けなりればならない。
極１５とソース、ドレイン電極１ 、？ 、 ７４の間
にそれぞれ２１１ｍのすき間を設けなりればならない。
このことは、第１に、この種のＭｇＳ ＦＥＴ ヲ一枚
のウェハ土に集積する場合に高集積化を妨げ不ことにな
る。第２にり−１・とソース、ドレインの間にり−トで
制御されない抵抗がチャネル抵抗に１＾列に入るため、
高速動作の妨げとなり、また高い１（Ｉｎが得られない
的・、ＦＥＴ ７時性を悪化させる。
のウェハ土に集積する場合に高集積化を妨げ不ことにな
る。第２にり−１・とソース、ドレインの間にり−トで
制御されない抵抗がチャネル抵抗に１＾列に入るため、
高速動作の妨げとなり、また高い１（Ｉｎが得られない
的・、ＦＥＴ ７時性を悪化させる。
このような問題を解決するには、８１ケ゛−トＭＯ８Ｆ
ＥＴで用いられているように、ケ′−ト市、極をマスク
としてイオン注入を行ってケ゛−ト電極に自己整合され
た低抵抗のソース、ドレイン領域を形成することが考え
られる。しかしながら、イオン注入を行った場合にはそ
の後注入不純物イオンの活性化のために必ず熱処理工程
を必要とする。第１図あるいｔま第２図に示すようなＭ
ＥＳ ＦＥＴでは、ケ゛−ト電極形成後に熱処理工程が
入ると、り゛−ト電極金属 半導体間で反応をおこし、
シ、７トキー障壁特性を劣化させるつ従ってＭＩＪＳ
）１１Ｔでは、イオン注入による自己整合技術を用いる
ことが困Ｊｉｌである。
ＥＴで用いられているように、ケ′−ト市、極をマスク
としてイオン注入を行ってケ゛−ト電極に自己整合され
た低抵抗のソース、ドレイン領域を形成することが考え
られる。しかしながら、イオン注入を行った場合にはそ
の後注入不純物イオンの活性化のために必ず熱処理工程
を必要とする。第１図あるいｔま第２図に示すようなＭ
ＥＳ ＦＥＴでは、ケ゛−ト電極形成後に熱処理工程が
入ると、り゛−ト電極金属 半導体間で反応をおこし、
シ、７トキー障壁特性を劣化させるつ従ってＭＩＪＳ
）１１Ｔでは、イオン注入による自己整合技術を用いる
ことが困Ｊｉｌである。
本発明は、ＧａＡｓのような化合物半嗜体を用いて、ｓ
＋ダグ−ＭＤＳ Ｉ”ＥＴにおけるような自己整合技術
を適用して商東栢化および、Ｆ／、 （’Ｉ：能化を川
１４１としたＦｇＴのνＪ造方法を提供することを目的
とする。
＋ダグ−ＭＤＳ Ｉ”ＥＴにおけるような自己整合技術
を適用して商東栢化および、Ｆ／、 （’Ｉ：能化を川
１４１としたＦｇＴのνＪ造方法を提供することを目的
とする。
本発明ｔま、り゛−ト絶縁膜およびケ゛−ト’ｉ（１，
碓に半導体を用いたＭｉｓ （Ｍｅｔａｌ Ｉｎｑｕｌ
ｌ、ｏｒ Ｓｐｍｉ−ｃｏｎｄｕｃｔｏｒ ） ＦＥＴ
構造を導入することにより、イオンｉ＋−人法による自
己整合技術の適用をｄｊ能とする。即ち本発明において
は、まず半絶縁性基板上に活性層となるｖＪｌの化合物
半導体層を形成し、その上にり゛−ト絶縁膜として働く
半絶縁性の第２の化合物半導体層を積層形成し、更にそ
の上にケ゛−ト電極として働く一導電型の不純物をドー
プ′した第３の化合物半導体層を１＊層形成する。次に
この積層構造のケ゛−ト領域にマスクを形成して第２お
よび第３の化合物半導体層をゲート領域にのみ残すよう
にエツチング除去し、イオン注入と熱処理を行って低抵
抗のソース、ドレイン領域を形成する。
碓に半導体を用いたＭｉｓ （Ｍｅｔａｌ Ｉｎｑｕｌ
ｌ、ｏｒ Ｓｐｍｉ−ｃｏｎｄｕｃｔｏｒ ） ＦＥＴ
構造を導入することにより、イオンｉ＋−人法による自
己整合技術の適用をｄｊ能とする。即ち本発明において
は、まず半絶縁性基板上に活性層となるｖＪｌの化合物
半導体層を形成し、その上にり゛−ト絶縁膜として働く
半絶縁性の第２の化合物半導体層を積層形成し、更にそ
の上にケ゛−ト電極として働く一導電型の不純物をドー
プ′した第３の化合物半導体層を１＊層形成する。次に
この積層構造のケ゛−ト領域にマスクを形成して第２お
よび第３の化合物半導体層をゲート領域にのみ残すよう
にエツチング除去し、イオン注入と熱処理を行って低抵
抗のソース、ドレイン領域を形成する。
し発明の効果〕
本発明によれば、半導体をケ゛−ト電極とするＭＩＳ
ＦＥＴ構造を用いるから、イオン注入と熱処理工程によ
る自己整合技術を適用しでも金属半漕体間の反応による
特性の変化はない。そして本発明によれば、自己整合技
術の適用によｐ、ＦＥＴの高集積化が可能となυ、また
よシ一層の高速動作化が可能となる。
ＦＥＴ構造を用いるから、イオン注入と熱処理工程によ
る自己整合技術を適用しでも金属半漕体間の反応による
特性の変化はない。そして本発明によれば、自己整合技
術の適用によｐ、ＦＥＴの高集積化が可能となυ、また
よシ一層の高速動作化が可能となる。
本発明を、ＧａＡｓ−ＧａＡｌＡｓへテロ接合を利用し
たＦＥＴ Ｋ適用した一実施例について、第３図（ａ）
〜（ｄ）を参照して説明する。まず（８）に示すように
、Ｃｒドーゾの半絶縁性ＧａＡｓ基板２ノを用意し、こ
の上に活性層２２としてアンドーグ’ ＧｎＡｓ／ｄ
２２ ｌとｎ型不純物ドープＧａＡｌＡｓ層２２２を積
層し、更に０ドーフ０の半絶縁性ＧａＡｌＡｓ層２３、
ｎ型不純物ドーｆＧＲＡ８層２４を順次積層形成する。
たＦＥＴ Ｋ適用した一実施例について、第３図（ａ）
〜（ｄ）を参照して説明する。まず（８）に示すように
、Ｃｒドーゾの半絶縁性ＧａＡｓ基板２ノを用意し、こ
の上に活性層２２としてアンドーグ’ ＧｎＡｓ／ｄ
２２ ｌとｎ型不純物ドープＧａＡｌＡｓ層２２２を積
層し、更に０ドーフ０の半絶縁性ＧａＡｌＡｓ層２３、
ｎ型不純物ドーｆＧＲＡ８層２４を順次積層形成する。
このようなＧａＡｓ−ＧａＡｌＡｓの積層構造は分子線
エピタキシー法により容易に形成することができる。
エピタキシー法により容易に形成することができる。
アンドーノｕＧａＡｓ層２２１はチャネル領域として機
能する層、ｎ ＩＪｊｊ、 ＧａＡｌＡｓ層２２２はこ
のアンドーグＧａＡｌ！層２２１にキャリア（電子）を
供給するだめの層であって、この２層がＦＥＴの活性層
２２を構成することになる。例えば、アンドーグＧａＡ
ｓＪ＠２２ Ｉ は厚さ４０００λ、ｎ型ＧａＡｌＡｓ
層２２２はノリ、さ１０００久でドナー濃度Ｉ Ｘ １
（，１ｃｍ のＳｌドーグＧａｏ、７Ａ１０．５Ａ
ｓ層、０ドープの半絶縁性ＧａＡｌＡｓ層２３は厚さ２
０００人のＧ Ｒｏ ５Ａ １０ 、５ Ａ １１層、
ｎ型ＧＲＡＩＬ層２４は＋ｒｌさ５０００ 、ｇでドナ
ー濃度Ｉ Ｘ ｌ （１１８ｃｍ−３のＳｉド−ｆＧａ
ＡＩＩ層とする。
能する層、ｎ ＩＪｊｊ、 ＧａＡｌＡｓ層２２２はこ
のアンドーグＧａＡｌ！層２２１にキャリア（電子）を
供給するだめの層であって、この２層がＦＥＴの活性層
２２を構成することになる。例えば、アンドーグＧａＡ
ｓＪ＠２２ Ｉ は厚さ４０００λ、ｎ型ＧａＡｌＡｓ
層２２２はノリ、さ１０００久でドナー濃度Ｉ Ｘ １
（，１ｃｍ のＳｌドーグＧａｏ、７Ａ１０．５Ａ
ｓ層、０ドープの半絶縁性ＧａＡｌＡｓ層２３は厚さ２
０００人のＧ Ｒｏ ５Ａ １０ 、５ Ａ １１層、
ｎ型ＧＲＡＩＬ層２４は＋ｒｌさ５０００ 、ｇでドナ
ー濃度Ｉ Ｘ ｌ （１１８ｃｍ−３のＳｉド−ｆＧａ
ＡＩＩ層とする。
この後、（ｂ）に示すようにケ゛−ト領域をマスク２５
でおおい、アンドーグＧａＡｓ ２２ ｌの近くまでエ
ツチングする。次いで（ｃ）に示すように、ｎ型不純物
をイオンＹト人し熱処理を行って低抵抗のンース頭載２
６およびドレイン領域２７を形成する。注入する不純物
はＳｉとし、熱処理は８０ （ｌ Ｃ、１（１分として
ソース頭載２６およびドレインを１域２７のドナー濃度
ヲ５ Ｘ ］ Ｏｃｍ以上にす２．）。／Ｃお、このイ
オン注入工程でマノ・り２５を除去し、ケ゛−トとなる
ｎ型ＧａＡｓ層２４に同時にｎ型不純物が注入されるよ
うにしでもよい。
でおおい、アンドーグＧａＡｓ ２２ ｌの近くまでエ
ツチングする。次いで（ｃ）に示すように、ｎ型不純物
をイオンＹト人し熱処理を行って低抵抗のンース頭載２
６およびドレイン領域２７を形成する。注入する不純物
はＳｉとし、熱処理は８０ （ｌ Ｃ、１（１分として
ソース頭載２６およびドレインを１域２７のドナー濃度
ヲ５ Ｘ ］ Ｏｃｍ以上にす２．）。／Ｃお、このイ
オン注入工程でマノ・り２５を除去し、ケ゛−トとなる
ｎ型ＧａＡｓ層２４に同時にｎ型不純物が注入されるよ
うにしでもよい。
このｒ＆（ｄ）に示すように、ＣＶＤ法で全面に８０
（ｌ ｆｌ Ｘ）Ｓｉ０２１１ｆｉ ２ Ｂ ヲ堆ｆｔ
’ｔ Ｌ、コンタｙトホールをあけで、ソース、ドレイ
ン領域２６゜２７およびダート領域のｎ型ＧａＡ＊ｆ＠
２４にそれぞれオーミックコンタクトするＡｕ −Ｇ
ｅ を極２９ 。
（ｌ ｆｌ Ｘ）Ｓｉ０２１１ｆｉ ２ Ｂ ヲ堆ｆｔ
’ｔ Ｌ、コンタｙトホールをあけで、ソース、ドレイ
ン領域２６゜２７およびダート領域のｎ型ＧａＡ＊ｆ＠
２４にそれぞれオーミックコンタクトするＡｕ −Ｇ
ｅ を極２９ 。
３０および３ノを形成する。
こうして形成されたＦＥＴは、ｎ型ＧａＡｓ層２４がケ
°−ト電極、半絶縁性ＧａＡｌＡｓ７１ｉ１２ 、？が
ケ゛−ト絶縁膜の役割をして、ＭＯＳ ＦＥＴと同様に
ソース、ドレイン間の電流を制御することができる。実
測によれば、チャネル長２μｍ１チャネル幅１００μｍ
として室温で電子移動度 ６０００ ｃｍ ／ ｙ 、 ｓ ｅ ｃが得られた。
°−ト電極、半絶縁性ＧａＡｌＡｓ７１ｉ１２ 、？が
ケ゛−ト絶縁膜の役割をして、ＭＯＳ ＦＥＴと同様に
ソース、ドレイン間の電流を制御することができる。実
測によれば、チャネル長２μｍ１チャネル幅１００μｍ
として室温で電子移動度 ６０００ ｃｍ ／ ｙ 、 ｓ ｅ ｃが得られた。
前述のように、ＭＥＳ ＦＥＴの場合ショットキーケ゛
−ト電極として金属を用いるため、ダート電極形成後に
高温の熱工程を入れることができなかった。本実施例に
よれば、り゛−ト電極として半導体を用いているためケ
゛−ト翫極形成後にイオン注入と熱処理を行う自己整合
技術を適用することができる。従って本実施例によれば
、第２図のものに比べてＧａＡｓを用いたＦＥＴの高集
積化と高速化を図ることができる。
−ト電極として金属を用いるため、ダート電極形成後に
高温の熱工程を入れることができなかった。本実施例に
よれば、り゛−ト電極として半導体を用いているためケ
゛−ト翫極形成後にイオン注入と熱処理を行う自己整合
技術を適用することができる。従って本実施例によれば
、第２図のものに比べてＧａＡｓを用いたＦＥＴの高集
積化と高速化を図ることができる。
第４図（８）〜（ｄ）は本発明の別の実施例の一＃ 義
工程を示す図である。この実施例では、活性）＠２２と
なる第１の化合物半導体層としてｎ型ＧａＡｓ層の単層
を用いている他、先の実施例と変らない。
工程を示す図である。この実施例では、活性）＠２２と
なる第１の化合物半導体層としてｎ型ＧａＡｓ層の単層
を用いている他、先の実施例と変らない。
従って対応する部分には第３図と同一符号を付して詳細
な説明を省く。この実施例の」４合、チャネル領域の電
子移動度が先の実施例の構造に比べて劣るが、従来の第
１図に示すＭＥＳ ＦＥｉ’に比べると高集積化と高速
化の点でやを」−り大きな効果が得られる。
な説明を省く。この実施例の」４合、チャネル領域の電
子移動度が先の実施例の構造に比べて劣るが、従来の第
１図に示すＭＥＳ ＦＥｉ’に比べると高集積化と高速
化の点でやを」−り大きな効果が得られる。
なお、以上の実施例でＵ’、 、 ＧａＡ！＋基板上に
ＧａＡｓ −ＧａＡ ＩＡ ｓへテロ接合構造を形成す
る場合を説明したが、本発明はこれに限られるものでｖ
、１なく、他のＩＩ −Ｖ族化合物半導体、例えは半絶
縁性Ｉｎｌ・基板にＩｎＴ’ −ＩｎＧａＡｓヘテロ接
合構造を形成して同様のＦＥＴを得る場合にも適用する
ことができる。
ＧａＡｓ −ＧａＡ ＩＡ ｓへテロ接合構造を形成す
る場合を説明したが、本発明はこれに限られるものでｖ
、１なく、他のＩＩ −Ｖ族化合物半導体、例えは半絶
縁性Ｉｎｌ・基板にＩｎＴ’ −ＩｎＧａＡｓヘテロ接
合構造を形成して同様のＦＥＴを得る場合にも適用する
ことができる。
第１図および第２図は従来のＩＩＳ ＦＥ’ｌ’を示す
図、第３図（１１）〜（ｄ）は本発明の一実施例のＦＥ
Ｔ製造工程を示す図、第４図（ａ）〜（４）は他の実施
例のＦＥＴ製造工程を示す図である。 ２ノ・・・半絶縁性ＧＩＩＡｓ基板、２２・・・活性層
（第１の化合物半導体層）、２２１・・・アンドーグＧ
ａＡｓ７＊、２２２−ｎ型不純物ドー７’ＧａＡｌＡｓ
層、２ 、？−０ドーフ０半絶縁＋＋ＧａＡｌ、Ｌ＋Ｉ
ｍ （第２の化合物半導体層）、２４・・・ｎ型不純物
ドーｆＧａＡｓ層（第３の化合物半導体層）、２５・・
・マスク、２６・・・ソース領域、２７・・・ドレイン
領域、２８・・・ＣＶＤ ５ｉ０２膜、２ ｙ 〜、？
？ −＝ Ａｎ−Ｇｅ ｎｆｋ。 出願人代理人 弁理士 鈴 江 武 毘第１図 第２図 ３ 第３図 第３図 １ 第４図 第４図
図、第３図（１１）〜（ｄ）は本発明の一実施例のＦＥ
Ｔ製造工程を示す図、第４図（ａ）〜（４）は他の実施
例のＦＥＴ製造工程を示す図である。 ２ノ・・・半絶縁性ＧＩＩＡｓ基板、２２・・・活性層
（第１の化合物半導体層）、２２１・・・アンドーグＧ
ａＡｓ７＊、２２２−ｎ型不純物ドー７’ＧａＡｌＡｓ
層、２ 、？−０ドーフ０半絶縁＋＋ＧａＡｌ、Ｌ＋Ｉ
ｍ （第２の化合物半導体層）、２４・・・ｎ型不純物
ドーｆＧａＡｓ層（第３の化合物半導体層）、２５・・
・マスク、２６・・・ソース領域、２７・・・ドレイン
領域、２８・・・ＣＶＤ ５ｉ０２膜、２ ｙ 〜、？
？ −＝ Ａｎ−Ｇｅ ｎｆｋ。 出願人代理人 弁理士 鈴 江 武 毘第１図 第２図 ３ 第３図 第３図 １ 第４図 第４図
Claims (1)
- 【特許請求の範囲】 （υ 半絶縁性基板上に活性層となる第１の化合物半導
体層、半絶縁性の第２の化合物半導体層および一導電型
の不純物をドーグした第３の化合物半導体）〆をこの順
に積層形成する工程と、この後グーｉ・領域にマスクを
形成して前記第２および第３の化合物半導体層をケ゛−
ト領域にのみ残すようにエツチング除去する工程と、こ
の後イオン注入と熱処理を行ってソースおよびドレイン
領域を形成する工程と、この後前記ケ゛−ト領域の第３
の化合物半導体層および前記ソース、ドレイン領域にそ
れぞれオーミックコンタクトする電極を形成する工程と
を備えだことを特徴とする電界効果トランジスタの製造
方法。 （２）前記第１の化合物半導体層は、チャネル領域とな
るアンドーグ半導体層とこれにキャリアを供給するこれ
よシバンドギャップの広いｎ型不純物ドープ半導体層の
へテロ接合構造である特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。 （３）前記第１の化合物半導体層はｎ型不純物ドーグ半
導体層である特許請求の範囲第１項記載の電界効果トラ
ンジスタの製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141933A JPS5932173A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141933A JPS5932173A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932173A true JPS5932173A (ja) | 1984-02-21 |
Family
ID=15303520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141933A Pending JPS5932173A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932173A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184870A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 半導体装置 |
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| JPS61184887A (ja) * | 1984-09-28 | 1986-08-18 | テキサス インスツルメンツ インコ−ポレイテツド | ヘテロ接合装置 |
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| JPS62293780A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 半導体装置 |
| JPS63244779A (ja) * | 1987-03-20 | 1988-10-12 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電界効果トランジスタ |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| US5037769A (en) * | 1985-08-26 | 1991-08-06 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
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Citations (1)
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| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
1982
- 1982-08-16 JP JP57141933A patent/JPS5932173A/ja active Pending
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