JPH02132862A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリおよびその製造方法に
係り、特に紫外線消去型・再書込み可能な読出し専用メ
モリ（以下、ＥＦＲＯＭと略記する）のメモリセルトラ
ンジスタの構造およびその形成方法に関する。

（従来の技術） 従来、例えばＰ型シリコン基板を用い・たＥＦＲＯＭに
おけるメモリセルトランジスタは、第５図に示すような
構造を有する。即ち、半導体基板５１の素子領域上にゲ
ート酸化膜５２、浮遊ゲート電極５３、第１の絶縁膜５
４、制御ゲート電極５５、第２の絶縁膜５６が順次積層
されてなる二層構造のゲート電極部が形成され、このゲ
ート電極部の下方の半導体基板のチャネル領域の両側に
ＭＯＳ｝ランジスタのソース領域●ドレイン領域となる
不純物拡散層領域５７、５８が形成され、第２の絶縁膜
５６の形成時に同時にゲート電極部の側面に同じ絶縁膜
５６が形成され、不純物拡散層領域上およびゲート電極
部上に層間絶縁膜６０が形成され、この層間絶縁膜６０
に形成されるコンタクトホ―ルを通して不純物拡散層領
域の一方（例えばドレイン領域５８）にコンタクトする
ように金属配線（例えばアルミニウム配線６１）が形成
されている。

しかし、上記コンタクトホールは、マスク合わせの基準
として素子分離用のフィールド酸化膜（図示せず）が使
用されて形成されるので、マスクの合わせずれに対する
余裕を充分考慮しなければならず、この合わせ余裕がな
いと、極端な場合、ゲート電極部の側面の第２の絶縁膜
５６がエッチングされ、アルミニウム配線６１とメモリ
セルトランジスタのゲート電極５５、５３との間の絶縁
性が問題となる。

従って、上記従来のＥＦＲＯＭは、セルを微細化する際
、ゲート電極と金属配線用のコンタクトホールとの合わ
せの余裕として露光システム等により定められるある一
定量が必要となることから、メモリセルトランジスタの
間隔を縮めることができないという問題があった。

上記したような事情に鑑みて、本発明者は、金属配線用
のコンタクト開孔に際して、ゲート電極とコンタクトホ
ールとの合わせ余裕を縮小でき、セルを微細化すること
ができる半導体集積回路およびその製造方法を既に提案
している（本願出願人の出願に係る特願昭６３−７８９
８０号）。上記出願に係る半導体集積回路の一例を、第
６図（ａ）乃至（ｄ）に示しており、第６図（ａ）はパ
ターン平面を示し、第６図（ｂ）　　　（Ｃ）、（ｄ）
は、それぞれ対応して第６図（ａ）のＸ−Ｘ線、Ｙ−Ｙ
線、Ｙ’−Ｙ’線に沿う断面構造を示している。

この半導体集積回路は、浮遊ゲート電極７４と制御ゲー
ト電極７６との積層構造パターンに対して自己整合的に
ソース領域７８およびドレイン領域７９が形成された浮
遊ゲート型ＭＯＳ｝ランジスタからなるメモリセルのア
レイを有し、ゲートＴＡ！！！部の上面および側面に絶
縁膜７７が形成され、この側面の絶縁膜７７をオフセッ
ト領域としてドレイン領域７９のチャネル側端部が残り
の部分よりも低濃度の不純物領域となっており、このド
レイン領域７９の表面およびこのドレイン領域７９の両
端部上のゲート電極部の少なくとも側面の絶縁膜７７を
覆うように低抵抗材料からなる導電膜８０が形成され、
この導電膜８０上に金属配線８２が自己整合的に堆積さ
れてコンタクト部が形成されていることを特徴とする。

なお、７１は半導体基板、７２は素子分離用のフィール
ド酸化膜、７３はゲート酸化膜、７５は絶縁膜、８１は
層間絶縁膜である。

第６図の半導体集積回路によれば、金属配線用のコンタ
クト開孔に際して、ゲート電極とコンタクトホールとの
合わせ余裕を縮小でき、セルを微細化することができる
。

しかし、導電膜８０と金属配線８２とのコンタクトをと
るために、導電膜８０上および基仮７１上に形成されて
いる層間絶縁膜８１をエッチングしてコンタクト開孔を
行う際、コンタクトホールの合わせずれに対する余裕を
充分考慮しなければならず、この合わせ余裕がないと、
ゲート電極部の側面の絶縁膜７７がエッチングされ、金
属配線８２とメモリセルトランジスタのゲート電極７６
、７４との間の絶縁性が問題となるので、セルを一層微
細化する際に問題となる。

また、ＥＦＲＯＭは、紫外線を外部から照射し、浮遊ゲ
ート電極７４中に蓄積されている電荷を引き抜くことに
よりデータの消去を行う。従って、第６図に示した半導
体集積回路は、導電膜８０により覆われる面積（第６図
ａ中の斜線部領域）が増大すると、この導電膜８０によ
る紫外線の遮断量が多くなり、紫外線の侵入が余計に妨
げられるので、ＥＦＲＯＭセルのデータの消去が難し《
なってしまう。しかも、ＥＦＲＯＭセルの周囲を広く導
電膜８０により覆った場合には、特に、浮遊ゲート電極
７４から半導体基阪７１へ電荷が抜ける効率が著しく低
下し、ＥＰＲＯＭセルのデータの消去効率が著しく低下
してしまう。

（発明が解決しようとデる課題） 本発明は、上記した第６図の半導体集積回路は、ＥＦＲ
ＯＭセルの金属配線用のコンタクト開孔に際して、低抵
抗材料の導電膜とコンタクトホールとのマスク合わせの
余裕が必要となることから、セルを一層微細化する上で
問題があり、しかも、低抵抗材料の導電膜により覆われ
る面積が増大すると、紫外線照射によるＥＦＲＯＭセル
のデータの消去効率が著しく低下してしまうしまうとい
う問題があることに鑑みてなされたもので、Ｅ　Ｆ　Ｒ
　Ｏ　Ｍセルの金属配線用のコンタクト開孔に際して、
ゲート電極とコンタクトホールとの合わせ余裕を縮小す
ることができ、低抵抗材料の導電膜と金属配線用のコン
タクトホールとの合わせの余裕をとる箇所が少なくて済
み、セルを一層微細化することができ、しかも、紫外線
照射によるセルデータの消去効率が向上する不揮発性半
導体メモリおよびこれを容易に製造し得る不揮発性半導
体メモリの製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の不揮発性半導体メモリは、半導体基板上にゲー
ト絶縁膜を介して形成された浮遊ゲート電極と、この浮
遊ゲート電極上に第１の絶縁膜を介して形成された制御
ゲート電極と、この制御ゲート電極上に形成された第２
の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極
とが積層されたゲート部に対して自己整合的に前記半導
体基板に形成されたソース領域およびドレイン領域とを
有する不揮発性メモリセルのアレイを有する不揮発性半
導体メモリにおいて、前記ゲート部の側面に形成された
第３の絶縁膜と、前記ゲート部の上面の一部および前記
第３の絶縁膜を含む所定の領域を覆うように形成された
第４の絶縁膜と、この第４の絶縁膜上の一部を覆うと共
に前記ソース領域上あるいはドレイン領域上の一部にコ
ンタクトするように複数個のメモリセルに対して連続的
に形成された低抵抗材料の導電膜と、この導電膜上を含
む半導体基板上に形成された層間絶縁膜と、この層間絶
縁膜上に形成されると共に、この層間絶縁膜に複数個の
メモリセルに対して１箇所の割合で形成されたコンタク
トホールを通して前記導電膜にコンタクトするように形
成された金属配線とを具備することを特徴とする。

また、本発明の不揮発性半導体メモリの製造方法は、前
記不揮発性半導体メモリを製造する際、半導体基板上に
ゲート絶縁膜、浮遊ゲート電極、制御ゲート電極、第１
の絶縁膜、前記浮遊ゲート電極、第２の絶縁膜が順次積
層されたゲート部を形成する工程と、このゲート部に対
して自己整合的に前記半導体基板にソース領域およびド
レイン領域を形成する工程と、前記ゲート部の側面に第
３の絶縁膜を形成する工程と、前記ゲート部の上面およ
び前記第３の絶縁膜を含む所定の領域を覆うように第４
の絶縁膜を形成する工程と、前記ソース領域上あるいは
ドレイン領域上の一部の絶縁膜を険去し、前記第４の絶
縁膜上の一部を覆うと共に前記ソース領域上あるいはド
レイン領域上の一部にコンタクトするように低抵抗材料
からなる導電膜を複数個のメモリセルに対して連続的に
形成する工程と、この後、半導体基板上の全面に層間絶
縁膜を形成する工程と、前記導電膜をストッパとして前
記層間絶縁膜に複数個のメモリセルに対して１箇所の割
合でコンタクトホールを開孔し、このコンタクトホール
を通して前記導電膜にコンタクトするように半導体基板
上に金属配線を形成する工程とを具備することを特徴と
する。

（作用） 上記不揮発性半導体メモリによれば、 Ｅ　Ｆ　Ｒ　Ｏ　Ｍセルのソース領域上あるいはドレイ
ン領域上の一部にコンタクトするように低抵抗材料の導
電膜が形成されているので、金属配線用のコンタクト開
孔に際して、ゲート電極とコンタクトホールとの合わせ
余裕を縮小することができる。

また、複数個のメモリセルに対して１箇所の割合で形成
されたコンタクトホールを通して低抵抗材料の導電膜に
コンタクトするように金属配線が形成されているので、
低抵抗材料の導電膜と金属配線用のコンタクトホールと
のマスク合わせの余裕をとる箇所が少なくて済む。従っ
て、メモリセルを一層微細化することができる。また、
通常のメモリセル部では、低抵抗材料の導電膜と金属配
線とのコンタクトがとられていないので、低抵抗材料の
導電膜と金属配線用のコンタクトホールとのマスク合わ
せの余裕を見込む必要がなく、この低抵抗材料の導電膜
の幅を細くすることができ、紫外線照射量が増大し、Ｅ
ＦＲＯＭセルのデータの消去特性が向上する。

また、上記不揮発性半導体メモリの製造方法によれば、
上記ような特長を有する不揮発性半導体メモリを容易に
形成することが可能である。

（実施例） 以下、図面を参照して本発明の不揮発性半導体メモリお
よびその製造方法の一実施例を詳細に説明する。

第１図（ａ）乃至（ｅ）は、Ｅ　Ｆ　Ｒ　Ｏ　Ｍの製造
工程における平面パターンを示しており、第１図（ｅ）
のＸ−Ｘ線、Ｙ−Ｙ線、Ｙ’−Ｙ’線に沿う各工程での
断面構造を、それぞれ対応して第２図（ａ）乃至（ｊ）
、”第３図（ａ）乃至（ｈ）、第３図（ａ）乃至（ｇ）
に示している。

先ず、第２図（ａ）　　第３図（ａ）、第４図（ａ）に
示すように、半導体基板（例えばＰ型シリコン基！！ｉ
２）　１の表面に、周知の技術によりフィールド酸化膜
２を形成して素子分離を行う。次に、基板１の表面に、
厚さ２００人程度のゲート酸化膜３を熱酸化法により形
成する。続いて、基板１上の全面に、例えば気相成長法
により厚さ４０００人程度の第１の多結晶シリコン４を
形成した後、この多結晶シリコン膜４にリン等の不純物
をイオン注入する、あるいは、ＰＯＣｊ７３を拡散源と
した熱拡散法等によりドープする。次に、レジストマス
クを用いて多結晶シリコン膜４のスリット部を除去した
後、多結晶シリコン膜４上に第１の絶縁膜として、例え
ば９００℃〜１０００℃の希釈酸化法により厚さ３５０
人程度のシリコン酸化膜５を形成する。次に、基板１上
の全面に、例えば気相成長法により第２の多結晶シリコ
ン膜６を堆積した後、この多結晶シリコン膜６にリン等
の不純物をイオン注入する。さらに、基板１上の全面に
、第２の絶縁膜として例えばリンを含んだシリケートガ
ラス、例えばリン・シリケートガラス（ＰＳＧ膜）７を
堆積し、この上にレジストパターン８を形成する。

次に、第２図（ｂ）、第３図（ｂ）　　第４図（ｂ）に
示すように、レジストパターン８をマスクとして、ＰＳ
Ｇ膜７、第２の多結晶シリコン膜６、シリコン酸化膜５
、第１の多結晶シリコン膜４およびゲート酸化膜３を、
異方性のエッチングにより順次に選択的にエッチングし
、メモリセルトランジスタのゲート電極部を形成する。

次に、レジストパターン８を除去した後、ドレイン領域
に低濃度のｎ一拡散領域を形成するために、基板１に例
えばひ素イオンを加速電圧１２０ＫｅＶで１ｘｌ０１３
ｃｍ−２程度注入し、次いで、基仮１の表面部にひ素イ
オンを加速電圧４０ＫｅＶで１〜７ｘｌＯ１４ｃｍ−２
程度注入する。続けて、ドレイン領域をレジストリによ
り覆い、ソース領域に例えばひ素イオンを加速電圧４０
ＫｅＶで２Ｘ１０”ｃｍ−２程度注入する。

次に、レジスト９を除去した後、第２図（ｃ）に示すよ
うに、前記ゲート電極部の側面に第３の絶縁膜として、
例えば熱酸化法法により厚さ３５０人程度の熱酸化膜１
０を形成する。この時、同時に、基板１の表面にも厚さ
２００人程度の熱酸化膜１０が形成される。また、この
工程で、前記したようにイオン注入されたひ素が拡散し
、ソ−ス側では高濃度のｎ十拡散領域１１が形成され、
ドレイン側では２種類の低濃度のｎ一拡散領域１２が形
成される。

次いで、基板１上の全面に例えばリンイオンを加速電圧
２０ＫｅＶで５Ｘ１０”ｃｍ−２程度注入し、熱酸化膜
１０をＰＳＧ化し、続けて、第２図（ｄ）、第３図（Ｃ
）、第４図（ｃ）に示すように、基板１上の全面に例え
ばＰＳＧ膜１３を堆積する。

続いて、第２図（ｅ）に示すように、ＰＳＧ膜１３上に
、前記ゲート電極部上にかかる大きさのコンタクトホー
ルパターンを有するレジスト１４を形成する。

続いて、第２図（ｆ）、第３図（ｄ）に示すように、レ
ジスト１４をマスクとして、反応性イオンエッチング（
Ｒ　Ｉ　Ｅ）法によりＰＳＧ膜１３および基板１上の熱
酸化膜１０をエッチングし、前記ゲート電極部のドレイ
ン側の側面に第４の絶縁膜としてＰＳＧ側壁部１３を形
成すると共にドレイン領域上のコンタクトホール底部を
露出させる。

次に、基板１上の全面に例えば気相成長法により第３の
多結晶シリコン膜を堆積する。この後、ドレイン領域に
高濃度のｎ十拡散領域を形成するために、基板１上の全
面に例えばひ素イオンを加速電圧１５０ＫｅＶで５Ｘ１
０”ｃｍ−２程度注入する。さらに、基板１上の全面に
スバッタ法により例えばチタンＴｉ膜を堆積し、シンタ
ーを行って上記第３の多結晶シリコン膜との間でシリサ
イド化させ、第２図（ｇ）に示すように、チタンンリサ
イドＴｉＳｉ２膜１６を形成する。この時、同時に、ド
レイン側に高濃度のｎ十拡散項域１７が形成され、Ｌ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　
）構造が得られる。

次に、フィールド酸化膜２を基準にして、第１図（ｃ）
に示すように、レジスト１８のパターニングを行い、Ｔ
ｉＳｉ２膜１６をエッチングし、第３図（ｅ）、第４図
（ｄ）の所定方向における複数個のメモリセルトランジ
スタに対して連続的にＴｉＳｉ２膜配線１６を形成する
。

次に、第２図（ｈ）　　第３図（ｆ）　　第４図（ｅ）
に示すように、基板１上の全面に層間絶縁膜（パッシベ
ーション膜）として、例えば減圧気相成長（ＬＰＧＶＤ
）法によりＣＶＤ酸化膜１９を形成する。

続いて、第２図（ｉ）、第３図（ｇ）、第４図（ｆ）に
示すように、ＴｉＳｉ２膜配線１６と金属配線（例えば
アルミニウム配線２１）とのコンタクトをとるためのコ
ンタクトホールを開孔するために、ＴｉＳｉ２膜配線１
６をストツパとしてＣＶＤ酸化膜１つをエッチングする
。この場合、複数個のメモリセルトランジスタに対して
１箇所のコンタクトホールをソース領域の上方部に開孔
するように、コンタクトホール開孔のレジストパターン
２０は、第１図（ｄ）に示すように形成する。

次に、第２図（ｊ）に示すように、基板１上の全面（コ
ンタクトホール内を含む）にスパッタ法により例えばア
ルミニウム膜２１を堆積した後、このアルミニウム膜２
１上・に第１図（ｅ）に示すようにレジスト２２を塗布
し、゛コンタクトホール開孔のレジストパターン２０を
基準にしてレジスト２２のパターニングを行う。そして
、第３図（ｈ）、第４図（ｇ）に示すように、レジスト
２２をマスクとしてアルミニウム膜２１のパターニング
を行ってアルミニウム配線２１を形成する。

この後は、図示しないが、通常のＭＯＳ半導体集積回路
の製造プロセスにしたがって、アルミニウム配線２１上
の保護絶縁膜およびパッドを形成して所望のＥＦＲＯＭ
集積回路を実現する。

なお、上記実施例では、ドレイン領域に対するコンタク
ト部分の形成について説明したが、ソース領域に対する
コンタクト部分も上記と同様な自己整合コンタクト形成
方法により形成される。

上記したように製造されたＥＦＲＯＭでは、ＥＦＲＯＭ
セルのソース領域上あるいはドレイン領域上の一部にコ
ンタクトするように、ＴｉＳｉ２膜１６のような低抵抗
材料からなる導電膜（以下、低抵抗材料の導電膜という
）が形成されているので、アルミニウム配線２１用のコ
ンタクト開孔に際して、ゲート電極６、４とコンタクト
ホールとの合わせ余裕を縮小することができる。また、
複数個のメモリセルに対して１箇所形成されたコンタク
トホールを通して低抵抗材料の導電膜１６にコンタクト
するようにアルミニウム配線２１が形成されているので
、低抵抗材料の導電膜１６とアルミニウム配線２１用の
コンタクトホールとのマスク自わせの余裕をとる箇所が
少なくて済む。

即ち、上記ＥＰＲＯＭでは、拡散層領域とビット線との
間でのコンタクトのとり方の違いから、第１図（ｅ）中
のＡ部、Ｂ部のように２種類の構造を有している。Ａ部
では、ドレイン用の拡散層領域１７は低抵抗材料導電膜
１６とコンタクトがとられているが、アルミニウム配線
２１とはコンタクトがとられておらず、このアルミニウ
ム配線２１は、Ｂ部に示すようにソース用の拡散層領域
１１の上方で低抵抗材料の導電膜１６とコンタクトがと
られている。

従って、Ａ部（通常のメモリセル部）では、Ｘ−Ｘ線方
向についてはドレインコンタクト領域は自己整合的に形
成されており、ゲート電極６、４とアルミニウム配線２
１用のコンタクトホールとの合わせ余裕は必要ない。ま
た、Ａ部では、低抵抗材料の導電膜１６とアルミニウム
配線２１とのコンタクトがとられていないので、低抵抗
材料の導電膜１６とアルミニウム配線２１用のコンタク
トホールとのマスク合わせの余裕を見込む必要がなく、
この低抵抗材料の導電膜１６の幅（Ｙ−Ｙ方向）を細く
することができ、紫外線を遮断する割合が少なくなって
紫外線照射量が増大し、ＥＰＲＯＭセルのデータの消去
効率が向上して消去時間が短縮するなど、消去特性が向
上する。

なお、低抵抗材料の導電膜１６は、Ｘ−Ｘ線方向に見た
場合、連続的につながっているので、この低抵抗材料の
導電膜１６の面積は従来のＥＦＲＯＭにより増大するが
、この低抵抗材料の導電膜１６はアルミニウム配線２１
下に形成されるので消去効率に悪影響を与えることはな
い。

一方、本実施例では、Ｂ部はメモリセルトランジスタの
ソース側の拡散層領域１１上に形成されており、低抵抗
材料の導電膜１６に対してアルミニウム配線２１のコン
タクトがとられているので、この低抵抗材料の導電膜１
６はアルミニウム配線２１用のコンタクトホールとのマ
スク合わせの余裕を見込んで形成されている。そこで、
アルミニウム配線２１用のコンタクトホール部に隣接す
るメモリセルトランジスタの消去効率を低下させないよ
うに、上記コンタクトホール部とトランジスタのゲート
電極部との間の距離が少し長めに形成されている。また
、低抵抗材料の導電膜１６を使用しているので、アルミ
ニウム配線２１と低抵抗材料の導電膜１６とのコンタク
トは、例えばＴｉＳｉ２の導電度を考慮すると、例えば
１００個のトランジスタに対して１箇所程度とれば充分
である。

従って、上Ｍｅ　Ｅ　Ｐ　Ｒ　Ｏ　Ｍによれば、全体と
して見た場合、ＥＦＲＯＭセルのゲート電極とアルミニ
ウム配線用のコンタクトホールとの合わせ余裕を縮小す
ることが可能になり、セルの一層の微細化、高集積化が
可能になり、しかも、紫外線照射によるセルデータの消
去効率が向上する。

また、上記実施例では、ＥＦＲＯＭセルがＬＤＤ構造を
有するので、読出し動作時のドレイン近傍領域でのピー
ク電界強度が緩和され、ホットエレクトロンの発生によ
るソフトライト等のエラーを防止することができる。

なお、上記実施例では、低抵抗材料の導電膜１６とアル
ミニウム配線２１とのコンタクトがソース用の拡散層領
域の上方でとられているが、ドレイン用の拡散層領域の
上方でとられた場合でも上記実施例と同様の効果が得ら
れる。この場合、上記実施例と同様に、アルミニウム配
線２１と低抵抗材料の導電膜１６との二層間でコンタク
トをとる方法と、アルミニウム配線２１と低抵抗材料の
導電膜１６との間のコンタクトを形成する所で低抵抗材
料の導電膜１６と拡散層領域１７との間のコンタクトを
とる方法がある。

また、上記実施例では、アルミニウム配線２１と低抵抗
材料の導電膜１６との間のコンタクトがメモリセルアレ
イ内でとられているが、メモリセルアレイの外で複数個
のメモリセルトランジスタに対して１箇所の割合でまと
めてコンタクトがとられた場合でも上記実施例と同様の
効果が得られる。

また、上記したようなＥＦＲＯＭの製造方法によれば、
前記したような特長を有するＥ　Ｆ　Ｒ　Ｏ　Ｍを容易
に形成することができる。

なお、低抵抗材料の導電膜１６としては、上記実施例の
ＴｉＳｉ２以外のシリサイド（ＷＳｉ２等）、あるいは
タングステンやモリブデン等の高融点金属、あるいは不
純物がドープされたポリシリコン等、種々の材料を使用
でき、それぞれの低抵抗材料に応じて前記実施例のプロ
セスの一部を変更すればよい。

［発明の効果］ 上述したように本発明によれば、ＥＦＲＯＭセルのデー
ト電極と金属配線用のコンタクトホールとの合わせ余裕
および低抵抗材料の導電膜と金属配線用のコンタクトホ
ールとのマスク合わせの余裕をそれぞれ縮小できるので
セルを微細化することができ、しかも、紫外線照射ｌに
よるセルデータの消去効率が向上する不揮発性半導体メ
モリおよびこれを容易に製造し得る不揮発性半導体メモ
リの製造方法を実現できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例に係るＥ　
Ｐ　Ｒ　Ｏ　’ｈｘの製造方法を説明するために示すメ
モリセルの平面パターン図、第２図（ａ）乃至（ｊ）は
第１図（ｅ）のＸ−Ｘ線に沿う断面での製造工程を示す
図、第３図（ａ）乃至（ｈ）は第１図（ｅ）のＹ−Ｙ線
に沿う断面での製造工程を示す図、第４図（ａ）乃至（
ｇ）は第１図（ｅ）のＹ’　一Ｙ’線に沿う断面での製
造工程を示す図、第５図は従来のＥＦＲＯＭのメモリセ
ルを示す断面図、第６図（ａ）乃至（ｄ）は現在提案さ
れているＥＦＲＯＭの一例を説明するために示すもので
、（ａ）はメモリセルの平面パターン図、（ｂ）は（ａ
）のＸ−Ｘ線に沿う断面図、（ｃ）は（ａ）のＹ−Ｙ線
に沿う断面図、（ｄ）は（ａ）のＹ′一Ｙ’線に沿う断
面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート絶縁膜、４・・・浮遊ゲート電極、５・・・
第１の絶縁膜、６・・・制御ゲート電極、７・・・第２
の絶縁膜、８、９、１４、１８、２０、２２・・・レジ
スト、１０・・・第３の１１！膜、１１・・・ソース領
域、１２、１７・・・ドレイン領域、１３・・・第４の
絶縁膜、１６・・・低抵抗材料導電膜、１９・・・層間
絶縁膜、２１・・・アルミニウム配線。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して形成された
   浮遊ゲート電極と、この浮遊ゲート電極上に第１の絶縁
   膜を介して形成された制御ゲート電極と、この制御ゲー
   ト電極上に形成された第２の絶縁膜と、前記浮遊ゲート
   電極と前記制御ゲート電極とが積層されたゲート部に対
   して自己整合的に前記半導体基板に形成されたソース領
   域およびドレイン領域とを有する不揮発性メモリセルの
   アレイを有する不揮発性半導体メモリにおいて、前記ゲ
   ート部の側面に形成された第３の絶縁膜と、 前記ゲート部の上面の一部および前記第３の絶縁膜を含
   む所定の領域を覆うように形成された第４の絶縁膜と、 この第４の絶縁膜上の一部を覆うと共に前記ソース領域
   上あるいはドレイン領域上の一部にコンタクトするよう
   に所定方向における複数個のメモリセルに対して連続的
   に形成された低抵抗材料からなる導電膜と、 この導電膜上を含む半導体基板上に形成された層間絶縁
   膜と、 この層間絶縁膜上に形成されると共に、この層間絶縁膜
   に複数個のメモリセルに対して１箇所の割合で形成され
   たコンタクトホールを通して前記導電膜にコンタクトす
   るように形成された金属配線と を具備することを特徴とする不揮発性半導体メモリ。
2. （２）前記導電膜は、シリサイドあるいは高融点金属あ
   るいは不純物がドープされた多結晶シリコンであること
   を特徴とする請求項１記載の不揮発性半導体メモリ。
3. （３）前記導電膜は、前記金属配線の下方に形成されて
   いることを特徴とする請求項１記載の不揮発性半導体メ
   モリ。
4. （４）半導体基板上にゲート絶縁膜、浮遊ゲート電極、
   制御ゲート電極、第１の絶縁膜、前記浮遊ゲート電極、
   第２の絶縁膜が順次積層されたゲート部を形成する工程
   と、 このゲート部に対して自己整合的に前記半導体基板にソ
   ース領域およびドレイン領域を形成する工程と、 前記ゲート部の側面に第３の絶縁膜を形成する工程と、 前記ゲート部の上面および前記第３の絶縁膜を含む所定
   の領域を覆うように第４の絶縁膜を形成する工程と、 前記ソース領域上あるいはドレイン領域上の一部の絶縁
   膜を除去し、前記第４の絶縁膜上の一部を覆うと共に前
   記ソース領域上あるいはドレイン領域上の一部にコンタ
   クトするように低抵抗材料からなる導電膜を所定方向に
   おける複数個のメモリセルに対して連続的に形成する工
   程と、 この後、半導体基板上の全面に層間絶縁膜を形成する工
   程と、 前記導電膜をストッパとして前記層間絶縁膜に前記複数
   個のメモリセルに対して１箇所の、コンタクトホールを
   開孔し、このコンタクトホールを通して前記導電膜にコ
   ンタクトするように半導体基板上に金属配線を形成する
   工程と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
5. （５）前記導電膜を形成する際、前記半導体基板上の全
   面に多結晶シリコン膜を形成し、この多結晶シリコン膜
   上の全面に高融点金属膜を形成し、シンターにより前記
   高融点金属膜を前記多結晶シリコン膜との間でシリサイ
   ド化させた後、パターニングすることを特徴とする請求
   項４記載の不揮発性半導体メモリの製造方法。