JPH0213333B2

JPH0213333B2 -

Info

Publication number: JPH0213333B2
Application number: JP58122682A
Authority: JP
Inventors: Toshiteru Shibuya
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-07-06
Filing date: 1983-07-06
Publication date: 1990-04-04
Also published as: DE3479928D1; FI79201B; FI842713A0; JPS6015745A; EP0133477A3; NO842698L; NO166904B; US4742453A; AU3033984A; FI79201C; EP0133477B1; AU576506B2; EP0133477A2; FI842713L; NO166904C

Description

【発明の詳細な説明】

発明の属する技術分野本発明は一連の命令実行処理過程を複数のフエ
ーズに分け、複数の命令を同時に実行するパイプ
ライン型情報処理装置に関する。従来技術この種のパイプライン型情報処理装置における
汎用レジスタ間の演算命令では、メモリオペラン
ドのアドレス計算や、キヤツシユメモリへのアク
セスが不要である。したがつて、汎用レジスタと
メモリオペランドとの演算命令に比較するとかな
り早いフエーズでコンデイシヨンコードを決定す
ることが可能である。しかし、従来この種の情報処理装置においては
当該フエーズでコンデイシヨンコードが確定して
もそれを知る手段がなく、コンデイシヨンコード
の確定するフエーズが最も遅い命令と同じタイミ
ングでこれを参照している。したがつて、条件分
岐命令のようなコンデイシヨンコードを参照する
命令の実行が遅れてしまうという欠点がある。本発明の目的は、上記欠点を除去し、コンデイ
シヨンコード参照命令の実行を高速化するように
した情報処理装置を提供することにある。発明の構成本発明の装置は、複数のフエーズを有し、少な
くとも２つのフエーズの夫々に対応して演算手段
を備えたパイプライン制御型情報処理装置におい
て、前記各演算手段毎に設けられた通常は基準値
をとるアツプダウンカウンタ部及びコンデイシヨ
ンコードの生成を行うコンデイシヨンコード生成
手段と、コンデイシヨンコードの生成命令毎に前
記複数のコンデイシヨンコード生成手段のいずれ
を使用いるかを判別し、該判別結果に対応する前
記カウンタ部に対してカウントダウンまたはカウ
ントアツプのカウント指示を行うコンデイシヨン
コード更新命令判別手段と、前記コンデイシヨン
コードの生成に伴い、前記カウンタ部に対して前
記コンデイシヨンコード更新命令判別手段のカウ
ント指示とは逆のカウント指示を行う手段と、前
記コンデイシヨンコード更新命令判別手の最新の
判別結果を保持する判別結果保持手段と、前記複
数のカウンタ部からの全ての信号と前記判別結果
保持手段からの判別結果信号及び前記複数のコン
デイシヨンコード生成手段で生成された全てのコ
ンデイシヨンコード信号を入力とし、前記判別結
果信号に対応するカウンタ部からの信号が基準値
をとるとき、コンデイシヨンコードの確定したこ
とを示す信号を出力するとともに、前記複数のコ
ンデイシヨンコード生成手段から入力されたコン
デイシヨンコード信号のうち前記判別結果信号が
指示するコンデイシヨンコードのみを選択し出力
するコンデイシヨンコード確定判定手段とを含
む。上記構成をとることにより、パイプライン上で
実行中の最新のコンデイシヨンコード更新命令が
使用するコンデイシヨンコード生成機構を常に監
視していることでコンデイシヨンコードが確定し
ているか否かを知ることが可能になり、後続のコ
ンデイシヨンコード参照命令に対して無駄な確定
待をさせないように作用する。発明の実施例次に本発明について図面を参照して詳細に説明
する。第１図を参照すると、本発明の一実施例は、フ
エーズである命令の取り出し動作を行なう命令
取出し部、フエーズであるレジスタオペランド
取り出し、メモリオペランドアドレス計算および
条件分岐命令の分岐判定を行なう取出計算判定
部、フエーズであるメモリオペランド取り出し
およびレジスタオペランドのみの演算実行を行な
うオペランド取出実行部、フエーズであるメモ
リオペランドとレジスタオペランドの演算実行を
行なう実行部、フエーズである結果の格納を行
なう格納部から構成されている。これを詳述する
と、本発明の一実施例は、命令語を供給する命令
バツフア１、命令レジスタ２、同時に独立な２語
を読み出すことが可能な汎用レジスタを含むレジ
スタメモリ５、メモリオペランドのアドレスを計
算するアドレス加算器６、命令レジスタ２に保持
された命令コード部を保持するレジスタ８、レジ
スタメモリ５から読み出された内容を保持するレ
ジスタ９および１０、アドレス加算結果を保持す
るレジスタ１１、レジスタ９および１０の内容に
ついて論理演算を実行する論理演算回路１３、レ
ジスタ９および１０の内容について算術演算を実
行する算術演算回路１４、レジスタ１１に保持さ
れたアドレスでアクセスされるキヤツシユメモリ
１５、論理演算回路１３の出力を受けてコンデイ
シヨンコードを生成するコンデイシヨンコード生
成回路１６、算術演算回路１４の出力を受けてコ
ンデイシヨンコードを生成するコンデイシヨンコ
ード生成回路１７、フエーズで処理される命令
がメモリオペランドを使用しない論理演算命令の
時は、論理演算回路１３の出力と選択し、同じく
メモリオペランドを使用しない算術演算命令の時
は算術演算回路１４の出力を選択し、メモリオペ
ランドを使用する命令の時はレジスタ９の出力を
選択するセレクタ１８、レジスタ８に保持された
命令コードにより、論理演算回路１３、算術演算
回路１４、コンデイシヨンコード生成回路１６お
よび１７、およびセレクタ１８に対して制御信号
を与える制御回路１２、コンデイシヨンコード生
成回路１６の指示に応答して保持するカウント値
を−１するカウンタ２０、コンデイシヨンコード
生成回路１６の生成したコンデイシヨンコードを
保持するレジスタ２１、コンデイシヨンコード生
成回路１７の指示に応答して保持するカウント値
を−１するカウンタ２２、コンデイシヨンコード
生成回路１７の生成したコンデイシヨンコードを
保持するレジスタ２３、セレクタ１８の出力を保
持するレジスタ２４、キヤツシユメモリ１５の出
力を保持するレジスタ２５、レジスタ８の保持す
る命令コードを受けるレジスタ１９、レジスタ２
４およびレジスタ２５の内容の論理演算を実行す
る論理演算回路２７、同じく算術演算回路２８、
論理演算回路２７の出力を受けてコンデイシヨン
コードを生成するコンデイシヨンコード生成回路
２９、同じく算術演算回路２８の出力を受けてコ
ンデイシヨンコードを生成するコンデイシヨンコ
ード生成回路３０、フエーズで処理される命令
がメモリオペランドを使用する論理演算命令の時
は論理演算回路２７の出力を選択しメモリオペラ
ンドを使用する算術演算命令の時は、算術演算回
路２８の出力を選択し、メモリオペランドを使用
しない命令の時はレジスタ２４の出力を選択する
セレクタ３１、レジスタ１９に保持された命令コ
ードに応答して論理演算回路２７、算術演算回路
２８、コンデイシヨンコード生成回路２９および
３０およびセレクタ３１に対して制御信号を与え
る制御回路２６、コンデイシヨンコード生成回路
２９の指示に応答して保持するカウント値を−１
するカウンタ３２、コンデイシヨンコード生成回
路２９の生成したコンデイシヨンコードを保持す
るレジスタ３３、コンデイシヨンコード生成回路
３０の指示に応答して保持するカウント値を−１
するカウンタ３４、コンデイシヨンコード生成回
路３０の生成したコンデイシヨンコードを保持す
るレジスタ３５、セレクタ３１の出力を保持する
レジスタ３６、レジスタ３６に保持された演算結
果をレジスタ５またはキヤツシユメモリ１５に書
込めるタイミングまで一時的に保持する先入れ先
出しのメモリバツフア３８、コンデイシヨンコー
ド更新命令判別回路４、コンデイシヨンコード更
新命令判別回路４の判別結果を保持するレジスタ
７、コンデイシヨンコード確定判定回路３７、お
よび条件分岐命令において分岐方向を判定する分
岐判定回路３から構成されている。第１図におけ
るレジスタ８，９，１０，１１，１９，２４，２
５および３６は、各サイクル毎に、入力されてい
るデータをセツトし保持する。第２図を参照すると、命令バツフア１は命令の
アドレスを保持す命令アドレスカウンタ２０１、
命令アドレスカウンタ２０１の示すアドレスの内
容を出力するメモリ２０２、信号線１０５の８ビ
ツトのデータ＋１を求める加算器２０３、および
信号線１０５の８ビツトのデータと命令アドレス
カウンタ２０１の８ビツトの出力とを選択するセ
レクタ２０４とを含む。命令アドレス前記カウン
タ２０１は、サイクル毎にその内容を＋１する。
しかし、信号線１０６を介して分岐判定回路３か
ら与えられるホールド指示が１の間はその内容の
＋１を行なわず、同じ値を保持しつづける。ま
た、前記カウンタ２０１は、信号線１０７を介し
て分岐判定回路３から与えられる分岐指示が１に
なると、信号線１０５を介して命令レジスタ２か
ら与えられる命令アドレスに加算器２０３で１を
加えたアドレス取込み、命令アドレスとして保持
し、一方では本情報処理装置がリセツトされる
と、値０を命令アドレスとして保持する。セレク
タ２０４は、信号線１０７の分岐指示が１の時
は、信号線１０５のデータを選択し、０の時は命
令アドレスカウンタ２０１の出力を選択する。第３図は、本情報処理装置の扱う命令の形式を
示すものである。命令語は16ビツトからなり、ビ
ツト０〜３の４ビツトの命令コードフイールド、
ビツト４〜５の２ビツトのレジスタＡフイール
ド、ビツト６〜７の２ビツトのレジスタＢフイー
ルド、およびビツト８〜15の８ビツトのアドレス
フイールドから構成されている。

【表】

【表】第１表は、本実施例の情報処理装置の命令のう
ちコンデイシヨンコードを更新する命令と、コン
デイシヨンコードを参照する条件分岐命令と、無
条件分岐命令の動作について示したものである。第４図を参照すると、前記論理演算回路１３
は、信号線１２３および１２４の16ビツトのデー
タの対応するビツト間の論理積を求める回路５０
１、16ビツトの排他的論理和を求める回路５０
２、および信号線１２１を介して制御回路１２か
ら与えられる制御信号が０なら回路５０１の出力
を選択し、１なら回路５０２の出力を選択するセ
レクタ５０３から構成されている。前記論理演算
回路２７の構成も第４図に示す構成と同じであ
る。第５図を参照すると、算術演算回路１４は、信
号線１２４の16ビツトのデータの論理否定を求め
る回路６０１、信号線１２２を介して制御回路１
２から与えられる制御信号が０なら信号線１２４
のデータを選択し、１なら回路６０１の出力のデ
ータを選択するセレクタ６０２、および信号線１
２２の制御信号の“０”に応答して、信号線１２
３の16ビツトのデータと、セレクタ６０２の出力
の16ビツトのデータとの加算を行ない、16ビツト
の和を求め、制御信号の１に応答して信号線１２
３のデータとセレクト６０２の出力のデータとの
算術和＋１の値を求める加算器６０３から構成さ
れている。算術演算回路２８の構成も第５図の構成と同じ
である。第６図を参照すると、制御回路１２は、信号線
１１７を介して与えられるレジスタ８の保持する
４ビツトの命令コードからセレクタ１８を制御す
る２ビツトの制御信号１１８、コンデイシヨンコ
ード生成回路１６への制御信号１１９、コンデイ
シヨンコード生成回路１７への制御信号１２０、
論理演算回路１３への制御信号１２１、および算
術演算回路１４への制御信号１２２を生成する。
前記制御回路１２は、論理和を求める２入力オア
ゲート７０１、論理否定を求める否定ゲート、７
０２，７０３および７０５、および論理積を求め
る３入力アンドゲート７０４および７０６から構
成されている。前記セレクタ１８は、２ビツトの制御信号１１
８の“０”に応答して信号線１２７の16ビツトの
データを選択し、信号１１８の“１”に応答して
信号線１２６の16ビツトのデータを選択し、信号
１１８の“２または３”に応答して信号線１２３
の16ビツトのデータを選択する。第７図を参照すると、前記コンデイシヨンコー
ド生成回路１６は、コンデイシヨンコードを保持
するレジスタ２１への２ビツトの制御信号１３０
およびカウンタ２０への制御信号１２９を生成す
る。信号線１３０のビツト０はレジスタ２１への
セツト指示信号であり、ビツト１はセツトデー
タ、すなわちコンデイシヨンコードである。この
コンデイシヨンコード生成回路１６は信号線１２
６の16ビツトのデータの論理和を求める16入力オ
アゲート８０１を含む。コンデイシヨンコード生成回路２９の構成も第
７図の構成と同じである。第８図を参照すると、コンデイシヨンコード生
成回路１７は、コンデイシヨンコードを保持する
レジスタ２３への２ビツトの制御信号１３２およ
びカウンタ２２への制御信号１３１を生成する。
信号線１３２のビツト０はレジスタ２３へのセツ
ト指示信号であり、ビツト１はセツトデータ、す
なわちコンデイシヨンコードである。前記コンデ
イシヨンコード生成回路１７は信号線１２７で与
えられる16ビツトのデータのビツト０の信号の論
理否定を求める否定ゲート９０１を含む。コンデイシヨンコード生成回路３０の構成も第
８図の構成と同一である。第９図を参照すると、制御回路２６の詳細を示
すものであり、信号線１３３を介して与えられる
レジスタ１９の保持する命令コードに応答してセ
レクタ３１を制御する２ビツトの制御信号１４
０、コンデイシヨンコード生成回路２９への制御
信号１４１、同じくコンデイシヨンコード生成回
路３０への制御信号１４２、論理演算回路２７へ
の制御信号１４３、および算術演算回路２８への
制御信号１４４を生成する。前記制御回路２６
は、論理否定を求める否定ゲート１００１および
１００４、２入力の論理積を求めるアンドゲート
１００２および３入力の論理積を求めるアンドゲ
ート１００３および１００５から構成されてい
る。前記セレクタ３１は２ビツトの制御信号１４
０の“０または１”に応答して、信号線１３８の
16ビツトのデータを選択し、制御信号１４０の
“２”に応答して信号線１４６の16ビツトのデー
タを選択し、制御信号１４０の“３”に応答し
て、信号線１４５の16ビツトのデータを選択す
る。第１０図を参照すると、コンデイシヨンコード
更新命令判別回路４は、信号線１０２を介して与
えられる４ビツトの命令コードに応答して命令レ
ジスタにある命令がコンデイシヨンコードを更新
する命令かどうかを判別する。判別結果が更新す
ることを示している場合にはどのコンデイシヨン
コード生成回路でコンデイシヨンコードを生成す
るのかを判別し、そのコンデイシヨンコード生成
回路と対になつたカウンタに保持しているカウン
ト値の＋１を指示すると同時に判別結果をレジス
タ７に記憶させる。信号線１０９，１１０，１１
１、および１１２には、それぞれコンデイシヨン
コード生成回路２９，３０，１６および１７に対
応したカウンタ３２，３４，２０および２２への
＋１カウント指示信号が送出され、５ビツトから
なる信号線１０８にはレジスタ７への制御信号が
出力される。ビツト０から３まではセツトデー
タ、すなわち、判別結果であり、ビツト４はレジ
スタ７へのセツト指示信号である。すなわち、レ
ジスタ７は信号線１０８のビツト４が“１”の時
に、信号線１０８のビツト０から３までの４ビツ
トの値も取込み、ビツト４第３が“０”の時に
は、その取込んだ４ビツトの値を保持し続ける。
また、レジスタ７はこの実施例の情報処理装置が
リセツトされると値“０”が保持される。前記判
別回路４は、４ビツトの信号を16ビツトにデコー
ドする２進デコーダ１１０１、２入力オアゲート
１１０２，１１０３，１１０４および１１０５、
および４入力オアゲート１１０６から構成されて
いる。前記カウンタ２０，２２，３２および３４
のそれぞれは＋１カウント指示入力と、−１カウ
ント指示入力を持つ２ビツトカウンタであり、＋
１カウント指示入力の１に応答して保持している
カウント値が＋１され、−１カウント指示入力の
１に応答して保持しているカウント値が−１され
る。両方の指示入力とも１になつた場合には、保
持しているカウント値が＋１も−１も行なわれず
そのまま保持しつづける。この実施例である情報
処理装置がリセツトされると値０がカウント値と
して保持される。前記レジスタ２１，２３，３３
および３５のそれぞれ１ビツトのレジスタであ
り、セツト指示入力とセツトデータ入力を持ち、
セツト指示が１になつた時のみ、セツトデータを
取込み保持する。この実施例である情報処理装置
がリセツトされると値０が保持される。第１１図を参照すると、コンデイシヨンコード
確定判定回路３７は、信号線１１６を介して与え
られるコンデイシヨンコード更新命令判別回路４
の判別結果を保持するレジスタ７の出力に応答し
て、パイプライン上で実行中の命令のうち最新の
コンデイシヨンコード更新命令がどのコンデイシ
ヨンコード生成回路でコンデイシヨンコードを生
成するかを知り、信号線１３６，１３４，１５３
および１５１を介して与えられるカウンタ２２，
２０，３４および３２の保持するカウント値に応
答してそのコンデイシヨンコード生成回路がすで
にコンデイシヨンコードを生成しているかどうか
を知り、生成している場合には、正しい確定した
コンデイシヨンコードを選択する。信号線１５６
のコンデイシヨンコード確定表示信号が０の時は
まだ確定していないことを示し、１の時は、確定
していることを示す。信号線１５７のコンデイシ
ヨンコード出力信号は、コンデイシヨンコードが
確定している時には、確定したコンデイシヨンコ
ードを出力する。前記確定判定回路３７は、２入
力オアゲート１２０１，１２０２，１２０３およ
び１２０４、否定ゲート１２０５，１２０６，１
２０７，１２０８、および１２１０、４入力オア
ゲート１２０９および１２２０、５入力オアゲー
ト１２１５、および２入力アンドゲート、１２１
１，１２１２，１２１３，１２１４，１２１６，
１２１７，１２１８および１２１９から構成され
ている。第１２図を参照すると、前記分岐判定回路３は
信号線１０２を介して与えられる命令コードによ
り条件分岐命令か無条件分岐命令かを判別し、無
条件分岐命令の場合には信号線１０７を介して命
令バツフア１に対して分岐指示を出力する。条件
分岐命令の場合には、信号線１５６のコンデイシ
ヨンコード確定表示信号により、コンデイシヨン
コードが確定していて、かつ信号線１５７のコン
デイシヨンコードが１であれば分岐指示が出力さ
れる。コンデイシヨンコードが確定していない時
には確定するまで信号線１０６を介して命令バツ
フア１と命令レジスタ２に対してホールド指示が
出力される。前記分岐判定回路３は、否定ゲート
１３０１，１３０２，１３０３、および１３０
４、４入力アンドゲート１３０５および１３０
６、２入力アンドゲート１３０７、３入力アンド
ゲート１３０８、および２入力オアゲート１３０
９から構成されている。第１３図を参照すると、命令バツフア１と命令
レジスタ２および分岐判定回路３によつて無条件
分岐命令が実行される時の時間関係は次のようで
ある。サイクル１において命令アドレスカウンタ
２０１が無条件分岐命令BXのアドレスを示して
いる。サイクル２においては、命令レジスタ２に
無条件分岐命令BXがセツトされ、命令アドレス
カウンタ２０１は無条件分岐命令BXの次の命令
BX＋１のアドレスを示す。これと同時に分岐回
路３は、命令レジスタ２に入つている命令が無条
件分岐命令であることを判別し、分岐指示を信号
線１０７に出力する。従つて次のサイクル３では
命令レジスタ２には、無条件分岐命令BXの分岐
先命令Ａがセツトされ、命令アドレスカウンタ２
０１には分岐先命令Ａの次の命令のアドレスＡ＋
１がセツトされる。次のサイクル４では命令レジ
スタ２には、分岐先命令Ａの次の命令Ａ＋１がセ
ツトされる。第１４図を参照すると、コンデイシヨンコード
が０に確定している時の条件分岐命令BCXの実
行の時間関係が示されている。サイクル２で条件
分岐命令BCXが命令レジスタ２にセツトされて
も、確定表示が１なのでホールド指示は出力され
ない。コンデイシヨンコードが０なので分岐指示
も出力されない。従つて次のサイクル３では
BCXの次の命令BCX＋１が命令レジスタにセツ
トされる。第１５図を参照すると、コンデイシヨンコード
が１に確定している時の条件分岐命令BCXの実
行の時間関係が示されている。サイクル２で条件
分岐命令BCXが命令レジスタ２にセツトされる
と、確定表示は１なのでホールド指示は出力され
ない。コンデイシヨンコードは１なので分岐指示
が出力され、次のサイクル３では命令レジスタ２
にはBCXの分岐先命令Ａがセツトされる。命令
アドレスカウンタ２０１には分岐先命令の次の命
令Ａ＋１のアドレスがセツトされる。第１６図を参照すると、コンデイシヨンコード
の確定待ちを行なつた結果、コンデイシヨンコー
ドが０に確定した場合の条件分岐命令BCXの実
行の時間関係が示される。サイクル２で条件分岐
命令BCXが命令レジスタ２にセツトされると分
岐判定回路３は確定表示が０であることからホー
ルド指示を出力する。このため次のサイクル３に
なつても命令アドレスカウンタ２０１はBCX＋
１のアドレスを保持したままであり、命令レジス
タ２もBCXを保持している。ここで、コンデイ
シヨンコードが確定し、確定表示が１になると、
ホールド指示は０になり、コンデイシヨンコード
が０に確定したことから分岐指示は０となる。従
つて次のサイクル４では分岐は実行されずに命令
レジスタ２にはBCX＋１の命令が命令アドレス
カウンタ２０１にはBCX＋２の命令のアドレス
がセツトされる。第１７図を参照すると、コンデイシヨンコード
の確定待ちを行なつた結果、コンデイシヨンコー
ドが１に確定した場合の条件分岐命令BCXの実
行の時間関係が示されている。サイクル２で条件
分岐命令BCXが命令レジスタ２にセツトされる
と確定表示が０であることから、ホールド指示が
出力される。このため次のサイクル３になつても
命令アドレスカウンタ２０１はBCX＋１のアド
レスを保持したままであり、命令レジスタ２も
BCXを保持している。ここでコンデイシヨンコ
ードが１に確定すると、確定表示は１になり、ホ
ールド指示は０になる。コンデイシヨンコードが
１であるので分岐指示は１になり、分岐が実行さ
れる。次のサイクル４では命令レジスタ２には分
岐先の命令Ａがセツトされ命令アドレスカウンタ
２０１には分岐先の命令の次のＡ＋１のアドレス
がセツトされる。次に下記のような一連の命令を例にとつて本実
施例の動作を詳細に説明する。

〔第１サイクル〕

命令Ａが命令バツフア１から取り出される。〔第２サイクル〕命令Ａが命令レジスタ２にセツトされ、命令Ａ
で指定された２つの汎用レジスタの内容がレジス
タメモリ５から読み出される。コンデイシヨン更
新命令判別回路４では命令Ａは、コンデイシヨン
コードを更新するADDR命令であることが判別
され判別結果として信号線１０８にレジスタ７へ
の「８」セツト指示が、また信号線１１２にカウ
ンタ２２への＋１カウント指示が出力される。命令Ｂは命令バツフア１から取り出される。〔第３サイクル〕判別結果を保持するレジスタ７には信号線１０
８の指示に応答して「８」が書き込まれる。カウ
ンタ２２には、信号線１１２の指示に応答して＋
１され「１」がセツトされる。コンデイシヨンコ
ード確定判定回路３７は、信号線１１６を介して
得られたレジスタ７の判別結果に応答して、コン
デイシヨンコードをコンデイシヨンコード生成回
路１７で生成する命令がパイプライン上に存在し
ていることを知る、信号線１３６を介して与えら
れるコンデイシヨンコード生成回路１７に対応し
たカウンタ２２の内容の１に応答して、コンデイ
シヨンコード生成回路１７がまだコンデイシヨン
コードを生成していないことを知り、信号線１５
６のコンデイシヨンコード確定表示に“０”を出
力してコンデイシヨンコードが確定していないこ
とを示す。命令Ａは、レジスタメモリ５から取り出された
汎用レジスタの内容がそれぞれレジスタ９および
１０にセツトされる。レジスタ８には命令Ａの命
令コードがセツトされる。制御回路１２は、信号
線１１７を介して与えられるレジスタ８からの命
令Ａの命令コードに応答して信号線１２２上に
“０”を出力して算術演算回路１４に加算を指示
し、信号線１２０上に「１」を出力してコンデイ
シヨンコード生成回路１７にはコンデイシヨンコ
ードの生成を指示し、さらに信号線１１８上には
「０」を出力して、セレクタ１８には信号線１２
７上に出力される算術演算回路１４の出力を選択
するように指示する。この結果レジスタ９および
１０の内容は算術演算回路１４で加算されその加
算結果はセレクタ１８で選択される。コンデイシヨンコード生成回路１７は信号線１
２７からの演算結果に応答してコンデイシヨンコ
ードを生成し、生成したコンデイシヨンコードを
信号線１３２に出力しレジスタ２３にコンデイシ
ヨンコードのセツトを指示すると同時に、信号線
１３１にカウント２２への−１カウント指示を出
力する。命令Ｂは命令レジスタ２にセツトされ、命令で
指定された汎用レジスタの内容がメモリレジスタ
５から読み出され、メモリオペランドのアドレス
計算が、アドレス加算器６で行なわれる。コンデ
イシヨンコード更新命令判別回路４では、命令Ｂ
がコンデイシヨンコードを更新するEORX命令
であることを判別し、判別結果として信号線１０
８にレジスタ７への「１」セツト指示を出力し信
号線１０９上にカウンタ３２への＋１カウント指
示を出力する。命令Ｃは命令バツフア１から取り出される。〔第４サイクル〕カウンタ２２は信号線１３１の−１カウント指
示により−１され「０」がセツトされる。レジス
タ２３には第３サイクルで生成された命令Ａのコ
ンデイシヨンコードがセツトされる。判別結果を
保持するレジスタ７は、信号線１０８の指示によ
り「１」がセツトされ、カウンタ３２は信号線１
０９の指示により＋１され「１」がセツトされ
る。コンデイシヨンコード確定判定回路３７はレ
ジスタ７の内容に応答してパイプライン上のフエ
ーズ以降でコンデイシヨンコードを更新する最
新の命令がコンデイシヨンコードをコンデイシヨ
ンコード生成回路２９で生成することを知り、コ
ンデイシヨンコード生成回路２９に対応したカウ
ンタ３２の内容が１であることから、コンデイシ
ヨンコード生成回路２９がまだコンデイシヨンコ
ードを生成していないことを知り、信号線１５６
のコンデイシヨンコード確定表示に「０」を出力
する。命令Ａの制御によりセレクタ１８で選択された
算術加算の結果がレジスタ２４にセツトされる。
レジスタ１９には命令Ａの命令コードがセツトさ
れ、制御回路２６は信号線１４０上に「０」」を
出力し、その結果セレクタ３１は信号線１３８か
らのセレクタ２４にセツトされた命令Ａの演算結
果をセレクトする。命令Ｂの制御の下でレジスタメモリ５から読み
出された汎用レジスタの内容がレジスタ９にセツ
トされ、メモリオペランドのアドレスはレジスタ
１１にセツトされ、キヤツシユメモリ１５はレジ
スタ１１のアドレスでアクセスされる。レジスタ
８には命令Ｂの命令コードがセツトされ、制御回
路１２は信号線１１８に「３」を出力し、その結
果セレクタ１８は信号線１２３のレジスタ９にセ
ツトされた汎用レジスタを読み出した内容をセレ
クトする。命令Ｃは命令レジスタ２にセツトされ、命令で
指定された汎用レジスタの内容と、メモリオペラ
ンドのアドレスがそれぞれ信号線１１３および１
１５に読み出される。コンデイシヨンコード更新
命令判別回路４では命令Ｃがコンデイシヨンコー
ドを更新するSUBX命令であることを判別して、
判別結果として信号線１０８にレジスタ７への
「２」セツト指示を出力し、信号線１１０にカウ
ンタ３４への＋１カウント指示を出力する。命令Ｄは命令バツフア１から取り出される。〔第５サイクル〕カウンタ３４は信号線１１０の指示に応答して
＋１され「１」がセツトされる。レジスタ７には
信号線１０８の指示に応答して「２」がセツトさ
れる。コンデイシヨンコード確定判定回路３７は
レジスタ７の内容に応答してパイプライン上のフ
エーズ以降でコンデイシヨンコードを更新する
最新の命令がコンデイシヨンコード生成回路３０
でコンデイシヨンコードを生成することを知る。
コンデイシヨンコード生成回路３０に対応したカ
ウンタ３４の内容が１であることから、まだコン
デイシヨンコードが生成されていないことを知
り、信号線１５６にコンデイシヨンコード確定表
示として「０」を出力する。命令Ａの制御の下でセレクタ３１で選択された
演算結果がレジスタ３６にセツトされ、さらに、
メモリバツフア３８に格納される。命令Ｂの制御の下でキヤツシユメモリ１５から
読み出されたメモリオペランドのデータはレジス
タ２５にセツトされ、汎用レジスタオペランドは
レジスタ２４にセツトされる。レジスタ１９には
命令Ｂの命令コードがセツトされる。制御回路２
６は命令Ｂに応答して信号線１４３に「１」を出
力して論理演算回路２７に排他的論理和を求める
よう指示し、信号線１４１に「１」を出力してコ
ンデイシヨンコード生成回路２９にはコンデイシ
ヨンコードの生成を指示し、さらに信号線１４０
には「３」を出力して、セレクタ３１に論理演算
回路２７の出力を選択するよう指示する。この結
果、レジスタ２４および２５の内容の排他的論理
和が論理演算回路２７で求められ、演算結果はセ
レクタ３１で選択される。コンデイシヨンコード
生成回路２９は、信号線１４５からの演算結果に
応答してコンデイシヨンコードを生成し、生成さ
れたコンデイシヨンコードを信号線１４８上に出
力し、レジスタ３３へのコンデイシヨンコードの
セツトを指示すると同時に、信号線１４７にカウ
ンタ３２への−１カウント指示を出力する。命令Ｃで指定されたレジスタオペランドはレジ
スタ９にセツトされメモリオペランドのアドレス
はレジスタ１１にセツトされる。レジスタ８には
命令Ｃの命令コードがセツトされ、制御回路１２
は信号線１１８に「２」を出力し、その結果セレ
クタ１８はレジスタ９の出力を選択する。命令Ｄは命令レジスタ２にセツトされ、命令で
指定された汎用レジスタの内容が読み出され、メ
モリオペランドのアドレスが計算される。コンデ
イシヨンコード更新命令判別回路４は、命令Ｄが
コンデイシヨンコードを更新するADDX命令で
あることを判別して、判別結果として、信号線１
０８上へレジスタ７への「２」セツト指示を出力
し、信号線１１０にカウンタ３４への＋１カウン
ト指示を出力する。命令Ｅは命令バツフア１から取り出される。〔第６サイクル〕レジスタ７には信号線１０８の指示に応答して
「２」がセツトされ、カウンタ３４は信号線１１
０の指示に応答して＋１カウントされ、「２」が
保持される。カウンタ３２の内容は信号線１４７
の指示に応答して−１され「０」を保持し、レジ
スタ３３には第５サイクルで生成された命令Ｂの
コンデイシヨンコードがセツトされる。コンデイ
シヨンコード確定判定回路３７はレジスタ７の内
容に応答してパイプライン上のフエーズ以降で
コンデイシヨンコードを更新する最新の命令がコ
ンデイシヨンコード生成回路３０でコンデイシヨ
ンコードを生成することを知り、コンデイシヨン
コード生成回路３０に対応したカウンタ３４の内
容が２であることから、まだコンデイシヨンコー
ドが生成されていないことを知り、信号線１５６
のコンデイシヨンコード確定表示に「０」を出力
する。命令Ｂの制御の下でセレクタ３１で選択された
演算結果はレジスタ３６にセツトされ、さらにメ
モリバツフア３８に格納される。命令Ｃはキヤツシユメモリ１５から読み出され
たメモリオペランドはレジスタ２５にセツトされ
レジスタオペランドはレジスタ２４にセツトされ
る。レジスタ１９には、命令Ｃの命令コードがセ
ツトされる。制御回路２６は、信号線１４４に１
を出力して、算術演算回路２８に減算を行なうよ
う指示し、信号線１４２にも１を出力してコンデ
イシヨンコード生成回路３０にはコンデイシヨン
コードの生成を指示し、さらに信号線１４０上に
は「２」を出力して、セレクタ３１に算術演算回
路２８の出力を選択するよう指示する。この結
果、レジスタ２４の内容からレジスタ２５の内容
を引いた差が、求められてセレクタ３１で選択さ
れる。コンデイシヨンコード生成回路３０は、信
号線１４６からの演算結果に基づいてコンデイシ
ヨンコードを生成し、信号線１５０に出力し、レ
ジスタ３５へのセツトを指示すると同時に、カウ
ンタ３４への−１カウント指示を信号線１４９に
出力する。命令Ｄで指定されたレジスタオペランドはレジ
スタ９にセツトされ、メモリオペランドのアドレ
スはレジスタ１１にセツトされる。レジスタ８に
は命令Ｄの命令コードがセツトされ、制御回路１
２は、信号線１１８に「２」を出力し、その結
果、セレクタ１８はレジスタ９の出力を選択す
る。命令Ｅは、命令レジスタ２にセツトされ、命令
で指定された２つの汎用レジスタの内容がメモリ
レジスタ５から読み出される。コンデイシヨンコ
ード更新命令判別回路４は、命令Ｅがコンデイシ
ヨンコードを更新するANDR命令であることを
判別し、判別結果として、信号線１０８上へレジ
スタ７への「４」セツト指示を出力し、信号線１
１１にカウンタ２０への＋１カウント指示を出力
する。命令Ｆは命令バツフア１から取出される。〔第７サイクル〕レジスタ７には信号線１０８の指示に応答して
「４」がセツトされ、カウンタ２０は信号線１１
１の指示に応答して＋１カウントされ「１」がセ
ツトされる。カウンタ３４は信号線１４９の指示
に応答して−１カウントし「１」を保持し、レジ
スタ３５には第６サイクルで生成された命令Ｃの
コンデイシヨンコードがセツトされる。コンデイ
シヨンコード確定判定回路３７はレジスタ７の内
容に応答してパイプライン上のフエーズ以降で
コンデイシヨンコードを更新する最新の命令がコ
ンデイシヨンコード生成回路１６で生成すること
を知り、コンデイシヨンコード生成回路１６に対
応したカウンタ２０の内容が１であることから、
まだコンデイシヨンコードが生成されていないこ
とを知り、信号線１５６のコンデイシヨンコード
確定表示に「０」を出力する。命令Ｃの制御の下で、セレクタ３１で選択され
た演算結果がレジスタ３６にセツトされ、さらに
メモリバツフア３８に格納される。命令Ｄはキヤツシユメモリ１５から読み出され
たメモリオペランドはレジスタ２５にセツトされ
レジスタオペランドはレジスタ２４にセツトされ
る。レジスタ１９には命令Ｄの命令コードがセツ
トされ、制御回路２６は、信号線１４４に０を出
力して算術演算回路２８に加算を行うよう指示
し、信号線１４２に１を出力してコンデイシヨン
コード生成回路３０にコンデイシヨンコードの生
成を指示し、さらに信号線１４０には２を出力し
てセレクタ３１に算術演算回路２８の出力を選択
するよう指示する。この結果、レジスタ２４およ
びレジスタ２５の内容が加算され、加算結果はセ
レクタ３１で選択される。コンデイシヨンコード
生成回路３０は、信号線１４６の演算結果からコ
ンデイシヨンコードを生成し信号線１５０に出力
し、レジスタ３５へのセツトを指示すると同時
に、カウンタ３４への−１カウント指示を信号線
１４９に出力する。命令Ｅで指定されたレジスタオペランドがレジ
スタ９および１０にセツトされる。レジスタ８に
は命令Ｅの命令コードがセツトされ、制御回路１
２は、信号線１２１に０を出力して論理演算回路
１３に論理積を求めるよう指示し、信号線１１９
に１を出力して、コンデイシヨンコード生成回路
１６にコンデイシヨンコードの生成を指示し、さ
らに信号線１１８に１を出力して、セレクタ１８
に論理演算回路１３の出力を選択するよう指示す
る。この結果レジスタ９および１０の内容の論理
積が論理演算回路１３で求められ、演算結果はセ
レクタ１８で選択される。コンデイシヨンコード
生成回路１６は信号線１２６からの演算結果に応
答してコンデイシヨンコードを生成し、信号線１
３０に出力し、レジスタ２１へのセツトを指示す
ると同時にカウンタ２０に対しての−１カウント
指示を信号線１２９に出力する。命令Ｆは命令レジスタ２にセツトされる。コン
デイシヨンコード更新命令判別回路４は命令Ｆが
コンデイシヨンコードを更新しないBCX命令で
あることを判別し、その結果として、レジスタ７
へのセツト指示、カウンタへの＋１カウント指示
は何も出力しない。一方、分岐判定回路３は命令
ＦがBCX命令であることを判別し、信号線１５
６のコンデイシヨンコード確定表示を参照する。
コンデイシヨンコード確定判定回路３７は、信号
線１５６に０を出力しているため、分岐判定回路
３は、信号線１０６に１を出力して命令レジスタ
２と命令バツフア１に対して、ホールド指示を行
なう。〔第８サイクル〕カウンタ３４は信号線１４９の指示に応答して
−１カウントされ“０”を保持する。レジスタ３
５は、第７サイクルで生成された命令Ｄのコンデ
イシヨンコードがセツトされる。カウンタ２０も
信号線１２９の指示に応答して−１カウントされ
０を保持する。レジスタ２１も、第７サイクルで
生成された命令Ｅのコンデイシヨンコードがセツ
トされる。コンデイシヨンコード確定判定回路３
７はレジスタ７に応答してパイプライン上のフエ
ーズ以降でコンデイシヨンコードを更新する最
新の命令がコンデイシヨンコード生成回路１６で
コンデイシヨンコードを生成することを知る、コ
ンデイシヨンコード生成回路１６に対応したカウ
ンタ２０の保持するカウント値が０であることか
ら、最新のコンデイシヨンコード更新命令の生成
するコンデイシヨンコードが既に確定しているこ
とを知り、信号線１５６のコンデイシヨンコード
確定表示に１を出力する。同時に、コンデイシヨ
ンコード生成回路１６に対応したレジスタ２１の
内容を確定したコンデイシヨンコードとして信号
線１５７に出力する。命令Ｄの制御の下で、セレクタ３１で選択され
た演算結果がレジスタ３６にセツトされ、さらに
メモリバツフア３８に格納される。命令Ｅの制御の下で第７サイクルで求められた
演算結果がレジスタ２４にセツトされる。レジス
タ１９には、命令Ｅの命令コードがセツトされ、
制御回路２６は信号線１４０に１を出力する。こ
の結果、セレクタ３１はレジスタ２４の出力を選
択する。命令Ｆの制御の下で、第７サイクルで分岐判定
回路３から信号線１０６にホールド指示が出力さ
れたため、命令レジスタ２にホールドされたま
ま、フエーズにある。分岐判定回路３は、信号
線１０２を介して命令レジスタに入つている命令
がBCX命令であることを判別して、信号線１５
６のコンデイシヨンコード確定表示を参照する。
コンデイシヨンコード確定判定回路３７は、信号
線１５６に１を出力しているため、分岐判定回路
３は信号線１０６に０を出力して、命令レジスタ
２と命令バツフア１とに対してのホールド指示を
解除する。同時に信号線１５７上の確定したコン
デイシヨンコードにより分岐を実行するかどうか
の判定を行ないその結果を信号線１０７上に出力
する。以上の動作によつて、条件分岐が実行さ
れ、条件分岐動作の結果実行される次の命令Ｇが
フエーズに入り命令バツフア１から取り出され
る。第９サイクル以降も、上記と同様の動作を行な
う。上記の例に示した条件分岐命令Ｆの見かけ上の
実行時間は２サイクルであるが、本発明を適用し
ない場合、コンデイシヨンコードを確定している
か否かを知る手段がないため、命令ＡやＥのよう
なフエーズでコンデイシヨンコードを生成可能
な命令が、フエーズでコンデイシヨンコードを
確定しても参照することができない。従つて、コ
ンデイシヨンコードを参照する条件分岐命令は、
直前の命令が、コンデイシヨンコードを更新する
命令が必ずコンデイシヨンコードを確定させるフ
エーズに入るまで、分岐判定を待たなければな
らないため上記の例では直前の命令Ｅがフエーズ
に入るまでの３サイクルを見かけ上の実行時間
として要することになる。本実施例ではコンデイシヨンコードを参照する
BCX命令が、コンデイシヨンコードを参照する
フエーズがフエーズであるため、フエーズに
コンデイシヨンコード更新命令判別回路を設け、
フエーズに判別結果を保持するレジスタを設け
てあるが、コンデイシヨンコードと汎用レジスタ
との加算を行うといつたような、フエーズでコ
ンデイシヨンコードを参照する命令があつた場合
には、フエーズにも、コンデイシヨンコード更
新命令判別回路を設け、フエーズに判別結果を
保持するレジスタを設け各コンデイシヨンコード
生成回路にそれぞれカウンタを１つづつ追加し、
それらの出力を受けるコンデイシヨンコード確定
判定回路も追加すれば、フエーズにおいて、フ
エーズ以降にある最新のコンデイシヨンコード
更新命令によりコンデイシヨンコードが確定して
いるか否かを知ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
第１図に示した命令バツフア１の詳細な構成を示
す図、第３図は第１図に示した情報処理装置で扱
う命令の形式を示す図、第４図は第１図に示した
論理演算回路１３の詳細な構成を示す図、第５図
は第１図に示した算術演算回路１４の詳細な構成
を示す図、第６図は第１図に示した制御回路１２
の詳細な構成を示す図、第７図は第１図に示した
コンデイシヨンコード生成回路１６の詳細な構成
を示す図、第８図は、第１図に示したコンデイシ
ヨンコード生成回路１７の詳細な構成を示す図、
第９図は、第１図に示した制御回路２６の詳細な
構成を示す図、第１０図は、第１図に示したコン
デイシヨンコード更新命令判別回路４の詳細な構
成を示す図、第１１図は第１図に示したコンデイ
シヨンコード確定判定回路３７の詳細な構成を示
す図、第１２図は、第１図に示した分岐判定回路
３の詳細な構成を示す図、第１３図は第１図に示
した実施例における無条件分岐命令の実行の時間
関係を示すタイムチヤート、第１４図は、コンデ
イシヨンコードが０に確定している時の条件分岐
命令の実行の時間関係を示すタイムチヤート、第
１５図はコンデイシヨンコードが１に確定してい
る時の条件分岐命令の実行の時間関係を示すタイ
ムチヤート、第１６図はコンデイシヨンコードの
確定待ちを行なつた結果コンデイシヨンコードが
０に確定した場合の条件分岐命令の実行の時間関
係を示すタイムチヤート、第１７図はコンデイシ
ヨンコードの確定待ちを行なつた結果コンデイシ
ヨンコードが１に確定した場合の条件分岐命令の
実行の時間関係を示すタイムチヤート、および第
１８図は第１図に示した実施例の命令実行フエー
ズと主要なブロツクの動作状態を示すタイムチヤ
ートである。第１図から第１８図において、１…
命令バツフア、２…命令レジスタ、３…分岐判定
回路、４…コンデイシヨンコード更新命令判別回
路、５…レジスタメモリ、６…アドレス加算器、
１２…制御回路、１３，２７…論理演算回路、１
４，２８…算術演算回路、１５…キヤツシユメモ
リ、１６，２９…コンデイシヨンコード生成回
路、１７，３０…コンデイシヨンコード生成回
路、１８，３１…セレクタ、２６…制御回路、３
７…コンデイシヨンコード確定判定回路、３８…
メモリバツフア、７，２１，２３，３３，３５…
レジスタ、８，９，１０，１１，１９，２４，２
５，３６…レジスタ、２０，２２，３２，３４…
カウンタ、２０１…命令アドレスカウンタ、２０
２…メモリ、２０３…加算器、２０４…セレク
タ、５０１…２入力16ビツトアンド回路、５０２
…２入力16ビツト排他的論理和回路、５０３…セ
レクタ、６０１…16ビツトノツト回路、６０２…
セレクタ、６０３…16ビツト２入力加算器、７０
１…２入力オアゲート、７０２，７０３，７０５
…否定ゲート、７０４，７０６…３入力アンドゲ
ート、８０１…16入力オアゲート、９０１…否定
ゲート、１００１，１００４…否定ゲート、１０
０２…２入力アンドゲート、１００３，１００５
…３入力アンドゲート、１１０１…４ビツトデコ
ーダー、１１０２，１１０３，１１０４，１１０
５…２入力オアゲート、１１０６…４入力オアゲ
ート、１２０１，１２０２，１２０３，１２０４
…２入力オアゲート、１２０５，１２０６，１２
０７，１２０８，１２１０…否定ゲート、１２０
９，１２２０…４入力オアゲート、１２１１，１
２１２，１２１３，１２１４，１２１６，１２１
７，１２１８，１２１９…２入力アンドゲート、
１２１５…５入力オアゲート、１３０１，１３０
２，１３０３，１３０４…否定ゲート、１３０
５，１３０６…４入力アンドゲート、１３０７…
２入力アンドゲート、１３０８…３入力アンドゲ
ート、１３０９…２入力オアゲート。

Claims

【特許請求の範囲】１複数のフエーズを有し、少なくとも２つのフ
エーズの夫々に対応して演算手段を備えたパイプ
ライン制御型情報処理装置において、前記各演算手段毎に設けられた通常は基準値を
とるアツプダウンカウンタ部及びコンデシヨンコ
ードの生成を行うコンデシヨンコード生成手段
と、コンデシヨンコードの生成命令毎に前記複数の
コンデシヨンコード生成手段のいずれを使用する
かを判別し、該判別結果に対応する前記カウンタ
部に対してカウントダウンまたはカウントアツプ
のカウント指示を行うコンデシヨンコード更新命
令判別手段と、前記コンデシヨンコードの生成に伴い、前記カ
ウンタ部に対して前記コンデシヨンコード更新命
令判別手段のカウント指示とは逆のカウント指示
を行う手段と、前記コンデシヨンコード更新命令判別手段の最
新の判別結果を保持する判別結果保持手段と、前記複数のカウンタ部からの全ての信号と前記
判別結果保持手段からの判別結果信号及び前記複
数のコンデシヨンコード生成手段で生成された全
てのコンデシヨンコード信号を入力とし、前記判
別結果信号に対応するカウンタ部からの信号が前
記基準値をとるとき、コンデシヨンコードの確定
したことを示す信号を出力するとともに、前記複
数のコンデシヨンコード生成手段から入力された
コンデシヨンコード信号のうち前記判別結果信号
が指示するコンデシヨンコードのみを選択し出力
するコンデシヨンコード確定判定手段とを備えた
ことを特徴とするパイプライン制御型情報処理装
置。