JPH0544049B2 - - Google Patents
Info
- Publication number
- JPH0544049B2 JPH0544049B2 JP58502792A JP50279283A JPH0544049B2 JP H0544049 B2 JPH0544049 B2 JP H0544049B2 JP 58502792 A JP58502792 A JP 58502792A JP 50279283 A JP50279283 A JP 50279283A JP H0544049 B2 JPH0544049 B2 JP H0544049B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- instructions
- register
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Description
請求の範囲
１ 分岐命令に必要な実行時間を減少させるため
のコンピユータであつて、 主記憶装置１０と、 前記主記憶からの命令を取り出すための命令装
置１２と、 命令を貯蔵するための命令貯蔵部１４と、 前記命令貯蔵部に貯蔵された命令を実行するた
めの実行装置１６とを含み、 前記命令取出装置が、 前記主記憶から取り出された第１の命令のアド
レスを記憶するための第１の手段２２と、 前記主記憶から取り出された前記第１の命令を
記憶するための第２の手段２４とを含み、 前記コンピユータは、 前記主記憶において前記第１の命令に続く第２
の命令を記憶する第３の手段２６と、 前記第１、第２及び第３手段内の内容に応じ、
前記第２の命令の種類を判断し、前記第１の命令
に続いて前記第１手段内に記憶すべき第３の命令
のアドレスを発生するための発生装置３２，３４
と、 前記第１の命令と前記第３の命令のアドレスと
を前記命令貯蔵部に転送するための手段とを含む
ことを特徴とするコンピユータ。
のコンピユータであつて、 主記憶装置１０と、 前記主記憶からの命令を取り出すための命令装
置１２と、 命令を貯蔵するための命令貯蔵部１４と、 前記命令貯蔵部に貯蔵された命令を実行するた
めの実行装置１６とを含み、 前記命令取出装置が、 前記主記憶から取り出された第１の命令のアド
レスを記憶するための第１の手段２２と、 前記主記憶から取り出された前記第１の命令を
記憶するための第２の手段２４とを含み、 前記コンピユータは、 前記主記憶において前記第１の命令に続く第２
の命令を記憶する第３の手段２６と、 前記第１、第２及び第３手段内の内容に応じ、
前記第２の命令の種類を判断し、前記第１の命令
に続いて前記第１手段内に記憶すべき第３の命令
のアドレスを発生するための発生装置３２，３４
と、 前記第１の命令と前記第３の命令のアドレスと
を前記命令貯蔵部に転送するための手段とを含む
ことを特徴とするコンピユータ。
２ 請求の範囲第１項記載のコンピユータにおい
て、前記発生装置は前記第２の命令が非分岐命令
である場合に前記主記憶において前記第１の命令
に続く命令のアドレスを前記第３の命令のアドレ
スとして発生する手段を含むことを特徴とするコ
ンピユータ。
て、前記発生装置は前記第２の命令が非分岐命令
である場合に前記主記憶において前記第１の命令
に続く命令のアドレスを前記第３の命令のアドレ
スとして発生する手段を含むことを特徴とするコ
ンピユータ。
３ 請求の範囲第１項記載のコンピユータにおい
て、前記発生装置は前記第２の命令が無条件分岐
命令である場合に前記第２の命令に含まれる分岐
先アドレスを前記第３の命令のアドレスとして発
生する手段を含むことを特徴とするコンピユー
タ。
て、前記発生装置は前記第２の命令が無条件分岐
命令である場合に前記第２の命令に含まれる分岐
先アドレスを前記第３の命令のアドレスとして発
生する手段を含むことを特徴とするコンピユー
タ。
技術分野
本願発明はデイジタルコンピユータのアーキテ
クチユアに関し、さらに詳しくは、分岐命令ある
いはジヤンプ命令としても知られている実効プロ
グラムの転送の実行に関するものである。
クチユアに関し、さらに詳しくは、分岐命令ある
いはジヤンプ命令としても知られている実効プロ
グラムの転送の実行に関するものである。
発明の背景
デイジタルコンピユータはメモリ装置から命令
とデータを読み出し、そこに記憶されたプログラ
ムに従つて命令を実行する。コンピユータの命令
は演算命令、制御型命令、またはそれらの組み合
わせからなる。演算命令は直接計算や論理機能を
実行する。分岐命令は命令の実行順序を指図す
る。演算命令は、通常はコンピユータメモリ内で
見出された通りに順に実行される。分岐命令は、
このようにそれがない場合は順に処理される制御
の流れを変化させるものである。
とデータを読み出し、そこに記憶されたプログラ
ムに従つて命令を実行する。コンピユータの命令
は演算命令、制御型命令、またはそれらの組み合
わせからなる。演算命令は直接計算や論理機能を
実行する。分岐命令は命令の実行順序を指図す
る。演算命令は、通常はコンピユータメモリ内で
見出された通りに順に実行される。分岐命令は、
このようにそれがない場合は順に処理される制御
の流れを変化させるものである。
命令は可変サイズ、すなわち可変長であり得
る。演算命令の場合実行すべき次段の命令のアド
レスは、通常は現在の命令のアドレスにその長さ
を加算することで計算される。これは現実の命令
の実行とは独立して行われるもので、余分の時間
を消費するものではない。現在実行中の命令のア
ドレスは、通常プログラムカウンタとして知られ
る機械式レジスタに保たれる。分岐命令はこのプ
ログラムカウンタをある特定の値に設定する。こ
の値は分岐命令の実行により決められるので余分
の時間を要する。なぜならば、演算命令に比べる
と、分岐命令はただ単に次の命令のアドレスを決
定するのみで、同時に直接計算や論理機能を実行
するのではないからである。
る。演算命令の場合実行すべき次段の命令のアド
レスは、通常は現在の命令のアドレスにその長さ
を加算することで計算される。これは現実の命令
の実行とは独立して行われるもので、余分の時間
を消費するものではない。現在実行中の命令のア
ドレスは、通常プログラムカウンタとして知られ
る機械式レジスタに保たれる。分岐命令はこのプ
ログラムカウンタをある特定の値に設定する。こ
の値は分岐命令の実行により決められるので余分
の時間を要する。なぜならば、演算命令に比べる
と、分岐命令はただ単に次の命令のアドレスを決
定するのみで、同時に直接計算や論理機能を実行
するのではないからである。
発明の要約
本願発明の図示した実施例に従い、分岐命令を
実行するのに必要な時間は、命令がメモリから取
り出された後で、かつその命令が命令貯蔵部を介
して実行装置に転送される前に命令先取り装置内
のその命令に次段のアドレスフイールドを加える
ことによつて大幅に減少される。命令が命令貯蔵
部に転送される前に、その命令に次段のアドレス
フイールドを加えることにより、命令貯蔵部から
実行装置へ命令を転送する度にその後に次段の命
令のアドレスを計算する必要性が少なくなる。
実行するのに必要な時間は、命令がメモリから取
り出された後で、かつその命令が命令貯蔵部を介
して実行装置に転送される前に命令先取り装置内
のその命令に次段のアドレスフイールドを加える
ことによつて大幅に減少される。命令が命令貯蔵
部に転送される前に、その命令に次段のアドレス
フイールドを加えることにより、命令貯蔵部から
実行装置へ命令を転送する度にその後に次段の命
令のアドレスを計算する必要性が少なくなる。
第１図は、本願発明の利点を有するように構成
された汎用デイジタルコンピユータの関連する部
分を示すブロツク図である。
された汎用デイジタルコンピユータの関連する部
分を示すブロツク図である。
詳細な説明
第１図を参照すると、本願発明の利点を理解す
るのに便利な汎用コンピユータのブロツク図が示
されている。第１図のデイジタルコンピユータに
はデータと命令の両方を記憶するために使用でき
る主記憶１０が含まれる。命令は、命令取出論理
回路１２によつて主記憶１０から取り出され、命
令貯蔵メモリ１４に記憶される。本願発明に従
い、以下にさらに詳しく記述するように、命令取
出論理回路１２はさらに次段命令のアドレスを形
成し、この次段命令アドレスをバス１５を経て貯
蔵部１４に転送する。
るのに便利な汎用コンピユータのブロツク図が示
されている。第１図のデイジタルコンピユータに
はデータと命令の両方を記憶するために使用でき
る主記憶１０が含まれる。命令は、命令取出論理
回路１２によつて主記憶１０から取り出され、命
令貯蔵メモリ１４に記憶される。本願発明に従
い、以下にさらに詳しく記述するように、命令取
出論理回路１２はさらに次段命令のアドレスを形
成し、この次段命令アドレスをバス１５を経て貯
蔵部１４に転送する。
貯蔵部１４は従来のコンピユータメモリ貯蔵
部、つまり高速バツフアから成る。貯蔵部１４は
次段命令のアドレスを記憶するための余分のスペ
ースを供給するように構成されている。実行すべ
き命令は貯蔵部１４からバス１７を経て実行装置
１６に転送される。命令のためのデータオペラン
ドが次に主記憶１０からバス１９を経て実行装置
１６に転送される。主記憶１０、実行装置１６、
および貯蔵部１４は従来方式で動作し、当業者が
一般に行なうような種々の方法のうちいずれかに
よつて実行され得る。実行装置１６の出力はバス
１９を経て主記憶１０へ転送されるか、あるいは
バス９を経て利用手段（不図示）に転送される。
部、つまり高速バツフアから成る。貯蔵部１４は
次段命令のアドレスを記憶するための余分のスペ
ースを供給するように構成されている。実行すべ
き命令は貯蔵部１４からバス１７を経て実行装置
１６に転送される。命令のためのデータオペラン
ドが次に主記憶１０からバス１９を経て実行装置
１６に転送される。主記憶１０、実行装置１６、
および貯蔵部１４は従来方式で動作し、当業者が
一般に行なうような種々の方法のうちいずれかに
よつて実行され得る。実行装置１６の出力はバス
１９を経て主記憶１０へ転送されるか、あるいは
バス９を経て利用手段（不図示）に転送される。
命令取出論理回路１２をさらに詳しく参照する
と、これには一般にプログラムカウンタとして知
られる命令アドレスレジスタ（IAR）２２が示さ
れている。命令アドレスレジスタ２２は取り出す
べき命令のアドレスを保持する。取出制御論理回
路２０は有限状態機械であつても良いし、従来の
組合せ論理を含む装置あつても良いが、この取出
制御論理回路の指示によつて命令は主記憶１０か
らバス１１を経て取り出され、命令レジスタ
（IR）２４に格納される。
と、これには一般にプログラムカウンタとして知
られる命令アドレスレジスタ（IAR）２２が示さ
れている。命令アドレスレジスタ２２は取り出す
べき命令のアドレスを保持する。取出制御論理回
路２０は有限状態機械であつても良いし、従来の
組合せ論理を含む装置あつても良いが、この取出
制御論理回路の指示によつて命令は主記憶１０か
らバス１１を経て取り出され、命令レジスタ
（IR）２４に格納される。
本願発明に従い、すぐ後に続く命令も主記憶１
０から取り出され、次段命令レジスタ（NIR）
２６に格納される。次段命令レジスタ内の命令が
分岐命令でない場合は、次段命令のアドレスは命
令レジスタ２４内の命令の長さを命令アドレスレ
ジスタ２２内容に加算することにより計算され
る。命令レジスタ２４内の命令の長さは命令長装
置２８によつて決められる。この命令長装置は読
出し専用メモリか組合せ論理回路のどちらかから
成る。次段命令アドレスは加算器３０において命
令長装置２８から出力されたバス２９上の命令長
の値を命令アドレスレジスタ２２から出力された
バス２３上の現在のアドレス値に加算することに
より計算される。バス２５上に現われる加算器３
０の出力は、それからリード２７上のエネイブル
信号に応動して多重送信器３２を通りバス１５に
出力される。同時に、命令レジスタ２４内の命令
はバス１３を介して命令貯蔵部１４に転送され
る。このようにして命令貯蔵部１４内の命令は、
命令レジスタ２４からの命令と、それに隣接する
次段アドレスフイールドに格納された加算器３０
からの次段命令アドレスとから成る。
０から取り出され、次段命令レジスタ（NIR）
２６に格納される。次段命令レジスタ内の命令が
分岐命令でない場合は、次段命令のアドレスは命
令レジスタ２４内の命令の長さを命令アドレスレ
ジスタ２２内容に加算することにより計算され
る。命令レジスタ２４内の命令の長さは命令長装
置２８によつて決められる。この命令長装置は読
出し専用メモリか組合せ論理回路のどちらかから
成る。次段命令アドレスは加算器３０において命
令長装置２８から出力されたバス２９上の命令長
の値を命令アドレスレジスタ２２から出力された
バス２３上の現在のアドレス値に加算することに
より計算される。バス２５上に現われる加算器３
０の出力は、それからリード２７上のエネイブル
信号に応動して多重送信器３２を通りバス１５に
出力される。同時に、命令レジスタ２４内の命令
はバス１３を介して命令貯蔵部１４に転送され
る。このようにして命令貯蔵部１４内の命令は、
命令レジスタ２４からの命令と、それに隣接する
次段アドレスフイールドに格納された加算器３０
からの次段命令アドレスとから成る。
一方、次段命令レジスタ２６に記憶された命令
が分岐命令である場合は、該命令内の次段アドレ
スフイールドの内容は次段命令レジスタ２６に記
憶された命令のターゲツトとみなされる。次段命
令レジスタ２６の内容は命令貯蔵部１４に転送さ
れる。この転送はリード３９をエネイブルし、そ
れによつて多重送信器３２を動作させ、バス３１
をバス１５に通過させるようにすることで行なわ
れる。それと同時に命令レジスタ２４の内容はバ
ス１３を経て命令貯蔵部１４に転送される。
が分岐命令である場合は、該命令内の次段アドレ
スフイールドの内容は次段命令レジスタ２６に記
憶された命令のターゲツトとみなされる。次段命
令レジスタ２６の内容は命令貯蔵部１４に転送さ
れる。この転送はリード３９をエネイブルし、そ
れによつて多重送信器３２を動作させ、バス３１
をバス１５に通過させるようにすることで行なわ
れる。それと同時に命令レジスタ２４の内容はバ
ス１３を経て命令貯蔵部１４に転送される。
このようにして、命令貯蔵部１４は１つの命令
と、それに隣接する次段命令のアドレスを含む。
次段命令レジスタ２６は分岐命令を保持してお
り、かつその内容は命令貯蔵部１４に転送されて
命令に隣接する次段アドレスフイールドに格納さ
れるので、次段アドレスフイールドは分岐アドレ
スのターゲツトを含んでいる。このようにして分
岐命令に必要な実行時間が減少される。
と、それに隣接する次段命令のアドレスを含む。
次段命令レジスタ２６は分岐命令を保持してお
り、かつその内容は命令貯蔵部１４に転送されて
命令に隣接する次段アドレスフイールドに格納さ
れるので、次段アドレスフイールドは分岐アドレ
スのターゲツトを含んでいる。このようにして分
岐命令に必要な実行時間が減少される。
本願発明は以下の命令群を参照してさらによく
理解される。命令番号 命 令 １ MOV Ａ，Ｂ（Ａの内容をＢに移せ） ２ ADD Ｃ，Ｄ（Ｃの内容をＤに加えよ） ３ JMP 37.（37にジヤンプせよ） 初め、アドレス１が命令アドレスレジスタ２２
に入力される。その後、命令１つまり“MOV
Ａ，Ｂ”が主記憶１０から取り出され命令レジス
タ２４に入力される。その次の命令つまり
“ADD Ｃ，Ｄ”が主記憶１０から取り出され、
次段命令レジスタ２６に入力される。レジスタ２
６に入力された命令が分岐命令ではないので、次
の命令のアドレスつまり２はレジスタ２２内の現
在の命令の長さを加算することで計算される。そ
の後、レジスタ２４内の命令と加算器３０からの
次段命令のアドレスとが、上述したように同時に
命令貯蔵部１４に転送される。貯蔵部１４に入力
される命令は以下のようになる。命 令 次段アドレスフイールド MOV Ａ，Ｂ ２ 続いて命令“MOV Ａ，Ｂ”が実行装置１６
によつて実行され、命令アドレス２がレジスタ２
２に入力される。命令２、つまり“ADD Ｃ，
Ｄ”が主記憶１０から取り出されレジスタ２４に
入力される。その次の命令３、つまり“JMP37”
が主記憶１０から取り出されレジスタ２６に入力
される。次段命令レジスタ２６は分岐命令を保持
しているので、分岐のターゲツトつまり“37”
は、レジスタ２４からの命令とともに命令貯蔵部
１４に転送される。このようにして貯蔵部１４内
の命令は以下のようになる。命 令 次段アドレスフイールド ADD Ｃ，Ｄ 37 命令“ADD Ｃ，Ｄ”が実行装置１６によつて
実行され、同時に命令アドレス３７がレジスタ２
２に入力される。こうして命令２と３が同時に実
行される。
理解される。命令番号 命 令 １ MOV Ａ，Ｂ（Ａの内容をＢに移せ） ２ ADD Ｃ，Ｄ（Ｃの内容をＤに加えよ） ３ JMP 37.（37にジヤンプせよ） 初め、アドレス１が命令アドレスレジスタ２２
に入力される。その後、命令１つまり“MOV
Ａ，Ｂ”が主記憶１０から取り出され命令レジス
タ２４に入力される。その次の命令つまり
“ADD Ｃ，Ｄ”が主記憶１０から取り出され、
次段命令レジスタ２６に入力される。レジスタ２
６に入力された命令が分岐命令ではないので、次
の命令のアドレスつまり２はレジスタ２２内の現
在の命令の長さを加算することで計算される。そ
の後、レジスタ２４内の命令と加算器３０からの
次段命令のアドレスとが、上述したように同時に
命令貯蔵部１４に転送される。貯蔵部１４に入力
される命令は以下のようになる。命 令 次段アドレスフイールド MOV Ａ，Ｂ ２ 続いて命令“MOV Ａ，Ｂ”が実行装置１６
によつて実行され、命令アドレス２がレジスタ２
２に入力される。命令２、つまり“ADD Ｃ，
Ｄ”が主記憶１０から取り出されレジスタ２４に
入力される。その次の命令３、つまり“JMP37”
が主記憶１０から取り出されレジスタ２６に入力
される。次段命令レジスタ２６は分岐命令を保持
しているので、分岐のターゲツトつまり“37”
は、レジスタ２４からの命令とともに命令貯蔵部
１４に転送される。このようにして貯蔵部１４内
の命令は以下のようになる。命 令 次段アドレスフイールド ADD Ｃ，Ｄ 37 命令“ADD Ｃ，Ｄ”が実行装置１６によつて
実行され、同時に命令アドレス３７がレジスタ２
２に入力される。こうして命令２と３が同時に実
行される。
このようにして、命令貯蔵部１４からの命令３
つまり“JMP37”を取り出すのに必要な実行時
間および実行装置１６によつて費される、関連し
た時間が減少される。
つまり“JMP37”を取り出すのに必要な実行時
間および実行装置１６によつて費される、関連し
た時間が減少される。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41043082A | 1982-08-23 | 1982-08-23 | |
| US410430FREGB | 1982-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59501426A JPS59501426A (ja) | 1984-08-09 |
| JPH0544049B2 true JPH0544049B2 (ja) | 1993-07-05 |
Family
ID=23624698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58502792A Granted JPS59501426A (ja) | 1982-08-23 | 1983-07-22 | 次段アドレスの計算を前もつて実行する機構 |
Country Status (6)
| Country | Link |
|---|---|
| EP (2) | EP0411679B1 (ja) |
| JP (1) | JPS59501426A (ja) |
| CA (1) | CA1193738A (ja) |
| DE (2) | DE3382805T2 (ja) |
| GB (1) | GB2126384B (ja) |
| WO (1) | WO1984000833A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0190484A3 (en) * | 1985-01-28 | 1988-09-21 | Data General Corporation | Enhanced speed digital computer and method of speed enhancement |
| CA1250667A (en) * | 1985-04-15 | 1989-02-28 | Larry D. Larsen | Branch control in a three phase pipelined signal processor |
| CA1254661A (en) * | 1985-06-28 | 1989-05-23 | Allen J. Baum | Method and means for instruction combination for code compression |
| US5131086A (en) * | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5101341A (en) * | 1988-08-25 | 1992-03-31 | Edgcore Technology, Inc. | Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL262931A (ja) * | 1960-03-29 | |||
| US3764988A (en) * | 1971-03-01 | 1973-10-09 | Hitachi Ltd | Instruction processing device using advanced control system |
| FR2226079A5 (ja) * | 1973-04-13 | 1974-11-08 | Honeywell Bull Soc Ind | |
| US3900835A (en) * | 1973-09-24 | 1975-08-19 | Digital Equipment Corp | Branching circuit for microprogram controlled central processor unit |
| US3961313A (en) * | 1974-12-04 | 1976-06-01 | International Business Machines Corporation | Computer control apparatus |
| US4210960A (en) * | 1977-09-02 | 1980-07-01 | Sperry Corporation | Digital computer with overlapped operation utilizing conditional control to minimize time losses |
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| US4298927A (en) * | 1978-10-23 | 1981-11-03 | International Business Machines Corporation | Computer instruction prefetch circuit |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| US4323967A (en) * | 1980-04-15 | 1982-04-06 | Honeywell Information Systems Inc. | Local bus interface for controlling information transfers between units in a central subsystem |
-
1983
- 1983-07-22 JP JP58502792A patent/JPS59501426A/ja active Granted
- 1983-07-22 EP EP90118649A patent/EP0411679B1/en not_active Expired - Lifetime
- 1983-07-22 WO PCT/US1983/001129 patent/WO1984000833A1/en not_active Ceased
- 1983-07-22 DE DE3382805T patent/DE3382805T2/de not_active Expired - Fee Related
- 1983-07-22 EP EP83902713A patent/EP0116600B1/en not_active Expired
- 1983-07-22 DE DE8383902713T patent/DE3382250D1/de not_active Expired - Lifetime
- 1983-07-28 CA CA000433467A patent/CA1193738A/en not_active Expired
- 1983-08-17 GB GB08322134A patent/GB2126384B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1193738A (en) | 1985-09-17 |
| EP0411679A3 (en) | 1991-07-10 |
| EP0116600B1 (en) | 1991-04-10 |
| EP0411679A2 (en) | 1991-02-06 |
| JPS59501426A (ja) | 1984-08-09 |
| DE3382805T2 (de) | 1996-09-26 |
| DE3382250D1 (de) | 1991-05-16 |
| GB2126384A (en) | 1984-03-21 |
| EP0116600A4 (en) | 1987-08-12 |
| GB8322134D0 (en) | 1983-09-21 |
| DE3382805D1 (de) | 1996-06-05 |
| WO1984000833A1 (en) | 1984-03-01 |
| EP0411679B1 (en) | 1996-05-01 |
| GB2126384B (en) | 1986-03-19 |
| EP0116600A1 (en) | 1984-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4734852A (en) | Mechanism for performing data references to storage in parallel with instruction execution on a reduced instruction-set processor | |
| JP2992223B2 (ja) | コンピュータシステム、命令ビット長圧縮方法、命令発生方法、及びコンピュータシステム動作方法 | |
| JP2640454B2 (ja) | ディジタル命令プロセッサ制御装置および１サイクル内で分岐を実行する方法 | |
| US4587632A (en) | Lookahead stack oriented computer | |
| JPS6217252B2 (ja) | ||
| JPH03206523A (ja) | デジタルコンピユータにおいてデータをメモリ内のスタツク上にプツシユする方法およびパイプラインされる命令とメモリを有するデジタルコンピユータにおいてスタツクオペレーシヨンを実行する回路 | |
| JPH0371337A (ja) | マイクロプロセツサ回路 | |
| KR100875377B1 (ko) | 처리 시스템에서 스택 팝 및 푸쉬 동작들을 수행하는 장치 및 방법 | |
| JP3707581B2 (ja) | 自己整合スタック・ポインタを有するデータ処理システムおよびその方法 | |
| EP0772819B1 (en) | Apparatus and method for efficiently determining addresses for misaligned data stored in memory | |
| JPH01310441A (ja) | データ処理装置 | |
| EP0079370B1 (en) | Digital computer for executing instructions in three time-multiplexed portions | |
| CA1193738A (en) | Pre-execution next address calculating mechanism | |
| US4853889A (en) | Arrangement and method for speeding the operation of branch instructions | |
| JP2861560B2 (ja) | データ処理装置 | |
| JP2828611B2 (ja) | コンピュータシステム及び命令実行方法 | |
| JP2583614B2 (ja) | ベクトル演算装置 | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JPS6047615B2 (ja) | 逐次化命令実行制御方式 | |
| JPH01255933A (ja) | 掃出し制御方式 | |
| JPS6148737B2 (ja) | ||
| JPH024011B2 (ja) | ||
| JPH0235330B2 (ja) | ||
| JPS6212532B2 (ja) | ||
| JPH11328001A (ja) | 情報処理装置 |