JPH02133841A - データストア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 主記憶装置に対するデータストアの制御方式複数のバイ
ト単位のデータ幅でリード／ライトを行う主記憶装置に
対して、上記データ幅より少ないバイトのデータを書込
む部分書込みの場合に、従来、主記憶装置より、−旦、
所定のバイト幅でデータの読出しを行い、書込みデータ
とマージし、所定のバイト幅のデータに変換して書込む
必要があった問題の解決を目的とし、同一の処理フロー
でデータの読出し及び書込みを行う命令の場合には、主
記憶装置への書込みデータのバイト幅又はその整数倍の
バイト幅を存するレジスタと、該レジスタの内容と演算
弱出力とをマージする回路とを設け、主記憶装置への部
分書込みデータを全書込みデータに変換するよう構成す
る。

〔産業上の利用分野〕

本発明は、パイプライン制御を用いた計算機システムに
おける主記憶装置に対するデータストア制御方式に関し
、特に同一の処理フローの中で主記憶装置に対してデー
タの読出し及び書込みを行う命令に対する、データスト
ア制御方式に関する。

［従来の技術］ 主記憶装置へのデータのストア（格納）は、該データに
付加されるチエツクピット（ｅｒｒｏｒｃｈｅｃｋｉｎ
ｇ　ａｎｄ　ｃｏｒｒｅｃｔｉｏｎ）の関係からｎ（２
より大きい整数）バイト単位でのデータでリード／ライ
トすることが多く、−船釣には、８バイト単位のデータ
にチエツクピットを付加している。

この場合において、主記憶装置に書込むデータが８バイ
ト幅である場合には、そのまま主記憶装置に対してデー
タの書込み動作を行えばよいが、８バイトより小さいデ
ータ幅のデータを書込む場合には、−旦主記憶装置より
８バイト幅でデータの読出しを行ない、書込みデータと
マージ（ｍｅｒｇｅ）　した後、再度チエツクピットを
付加して、主記憶装置に８バイト幅でデータの書込みを
行う必要がある。

この様に８バイト幅より小さいデータ幅のデータを主記
憶装置に書込む、いわゆる部分書込み要求の場合には、
−旦主記憶装置よりデータを読出す必要が生じてくるが
、命令の種類によっては該命令の処理上、最初に主記憶
装置よりデータの読出しを必要とするものがあり、該デ
ータの処理の後、部分書込み要求が生じた場合には、再
度主記憶装置側にて８バイト単位でデータの読出し、マ
ージ、ストアを行う必要があり、都合２回の主記憶装置
よりの８バイト単位でのデータの読出しを行っている。

以下、その具体的な例について説明する。

第３図は、従来例の同一のフローで主記憶装置に対しデ
ータの読出し及び書込みを行う命令の処理フローを示す
図であり、即値命令（ｉＩｎＩＴＩｅｄｉａｔｅｉｎｓ
ｔｒｕｃｔｉｏｎ）の場合、例えばデータと数値の論理
積を取る“ＡＮＤ　Ｉｍｍｅｄｉａｔｅ″命令等を処理
する場合の例であり、同一の処理フロー中で主記憶装置
に対するデータの読出し及び書込みを行う場合の例であ
る。

以下、第３図を基にその動作説明を行う。

図中の期間区分記号、Ｄ、Ａ、Ｂ、ＥｌＷ。

Ｓはパイプライン処理の各処理のステートを表しており
、５１は実行される命令及び該命令を構成する各ピット
の区分、５１ａはオペレーション：ｌ−）’　（ＯＰ　
）　、５１ｂ　ｉｔ即値命令中（Ｄ即値（Ｌ）、５１ｃ
は汎用レジスタ群（ＧＲ）のレジスタ指定ピット（Ｂ、
）、５１ｄは相対アドレス部（Ｄ、）を表している。

まず、Ｄ−ステートで命令のデコード及び命令５１中の
レジスタ指定ビット（Ｂ、）で指標される汎用レジスタ
群（ＧＲ）５２中のレジスタ（以下単に’ＧＲ（Ｂｌ）
Ｊともいう）内容の読出しを行う。

続く、Ａ−ステートで読出されたＧＲ（Ｂ、）の内容と
命令５１中の相対アドレス部（Ｄ　＋）５１ｄの値をア
ドレス加算器５３で加算し、該加算値をバッファ記憶部
（ＢＳ）５４中のアドレスレジスタにセットする。

Ｂ−ステートでバッファ記憶Ｎ（ＢＳ）５４中のデータ
の読出しを行い、該データをアライン（ａｌｉｇｎｍｅ
ｎｔ）　して演算器入力レジスタ５５にセットする。

Ｅ−ステートで、バッファ記憶部（ＢＳ）５４より読出
したデータと命令５１中の即値（Ｉ、）との演算（例え
ば１バイトのＡＮＤ等）を演算器５６で行い、結果をス
トアデータレジスタ５７にセットする。

Ｗ−ステートで、演算結果をストアアラインして、バッ
ファ記憶部（ＢＳ）５４及び主記憶装置への書込みデー
タを作成し、 Ｓ−ステートで、該バッファ記憶部（ＢＳ）５８への書
込み、及び主記憶装置へのデータの送出（図で５９で示
す信号線）を行う。

以上説明したような手順により、同一のフローでデータ
の読出し及び書込みを行う命令が処理される。

この様なデータの書込みは１バイトであるため主記憶装
置に対しては部分書込み要求となる。

従って、主記憶装置での上記データを書込む場合には、
再度８バイト単位でのデータの読出しマージ及び書込み
が必要となってくる。

次に、第４図に、従来のデータストア制御方式の回路構
成例を示す。

本図ではバッファ記憶部（ＢＳ）及び主記憶装置へのデ
ータ送出に関係する部分のみを示している。

Ａ−ステートでアドレス計算されたアドレスがアドレス
セレクタ６０を介してＢＳアドレスレジスタ６１にセッ
トされる。

Ｂ−ステートでバッファ記憶部（ＢＳ）より読出された
データが（ＢＳ中に該当するデータがあった場合、すな
わちＢＳヒツト時）、フェッチアライン回路６３を介し
てＢＳリードデータレジスタ６４にセットされる。

もし、バッファ記憶部（ＢＳ）５４中に該当するデータ
が無い場合には、主記憶装置よりフェッチされたデータ
がデータセレクタ６２を介してフェッチアラインされて
リードデータレジスタ６４にセットされる。

ＥステートでＢＳリードデータレジスタ６４の値と命令
５１の即値（Ｉ　ａ）５１ｂとが演算器５６で演算され
、該演算結果がストアデータレジスタ５７にセットされ
る。

Ｗ−ステートでストアアライン回路６５を介して、ＢＳ
ライトデータレジスタ６６とＭＳストアデータレジスタ
６７に演算結果のデータがセットされ、次のＳステート
でバッファ記憶部（ＢＳ）５４に書込みが行なわれると
共に、主記憶装置に対して部分書込みデータが送出され
る。

この時、アドレスはＢ−ステートでＢＳアドレスレジス
タ６１にセットされ、Ｅ−ステート、Ｗ−ステートで、
それぞれ、ＢＳアドレス＃Ｅレジスタ６８、ＢＳアドレ
ス＃Ｗレジスタ６９ヘセットされて行き、Ｓ−ステート
でＭＳ−ストアデータアドレスレジスタ７０へセットさ
れ、主記憶装置へのストアデータアドレスとして書込み
データと同期して送られる。

〔発明が解決しようとする課題〕

以上説明したように、従来方式において、即値命令（Ａ
ＮＤ　Ｉｍｍｅｄｉａｔｅ）等を実行する場合には、デ
ータ処理のためにまず、主記憶装置より８バイト単位で
データの読出しを行い、該データの処理の後に発生した
部分書込み要求に対して、主記憶装置では再度８バイト
単位でのデータの読出し、マージ、書込みを行う必要が
ある。

従って、上記部分書込みを行う場合には、単に８バイト
のデータを書込む場合に比較して、主記憶装置よりのデ
ータの読出しに要した時間の分だけ余分にかかることに
なる。

また、特に即値命令（ＡＮＤ　Ｉｍｍｅｄｉａｔｅ命令
）等が連続する場合、すなわち主記憶装置に対する書込
みデータが部分書込み要求の連続である場合には、主記
憶装置のバンクがビジー状態となる場合が多（なり、後
続する命令による主記憶装置に対するデータのストア又
はフェッチ要求が持される場合が多くなる。

本発明は上記問題点に鑑みなされたものであり、同一の
処理フローで主記憶装置に対してデータの読出し及び書
込みを行う命令の処理能率の向上を達成するデータスト
ア制御方式を提供することを目的とする。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明はパイプラインで動作する計算機シス
テムであって、該計算機システム中の主記憶装置に対す
るデータの読出し及び書込みが複数のバイト幅で行われ
るデータストア制御方式において、 主記憶装置への書込みデータのバイト幅又はその整数倍
のバイト幅を有する１又は２以上のレジスタと、該レジ
スタの内容と演算器出力とをマージするマージ回路とを
設け、同一の処理フローで、主記憶装置に対し、データ
の読出し及び書込みを行う命令を実行する際には、バッ
ファ記憶部又は主記憶装置からの読出しデータを前記レ
ジスタ指定ピッし、演算器出力なる演算結果を前記レジ
スタへ部分書込みをすることにより、主記憶装置又はバ
ッファ記憶部への部分書込みデータを全書込みデータに
変換するデータストア制御方式である。

［作　用］ 主記憶装置に対するデータの読出し及び書込みは、通常
チエツクピットの関係からｎバイト単位で行われており
、−船釣には、例えば、８バイト単位にチエツクピット
を付加する場合が多い。

このような場合、従来は８バイトより小さいデータ幅の
データを書込む場合には、−旦、主記憶装置より８バイ
ト単位でデータを読出し、書込むべきデータとマージし
た後に、チエツクピットを付加して、８バイト単位のデ
ータに変換した後に主記憶装置にストアしている。

所で、処理すべき命令によっては、同一処理フローの中
で、主記憶装置に対してデータの読出し及び書込みを行
うものがあり、該命令の場合、すでに−度主記憶装置又
はバッファ記憶部よりデータの読出しを行っているので
、該命令での部分書込みの必要が生じるような場合には
、上記読出したデータをレジスタにセットし、マージ回
路を使用し、演算器出力なる演算結果を該レジスタに部
分書込みすることにより、主記憶装置への部分書込みデ
ータを、８バイトのデータ幅の全書込みデータに予め変
換して主記憶装置に送出することにより、部分書込みの
ために従来必要であった主記憶装置よりのデータの読出
しを省くことができる。

［実施例］ 第１図は本発明の主記憶装置へのデータストア制御方式
の命令処理フローを示しており、１は実行される命令°
及び該命令を構成する各ピットの区分、ｌａはオペレー
ションコード（ＯＰ）、ｌｂは即値命令中の即値（■、
）、１ｃは汎用レジスタ群（ＧＲ）のレジスタ指定ピッ
）（Ｂｌ）、１ｄは相対アドレス部（Ｄｌ）、２は汎用
レジスタ群（ＧＲ）　、３はアドレス加算器、４はバッ
ファ記憶部（ＢＳ）、５はＢＳリードデータレジスタ、
６は演算器、７はストアデータレジスタ、８はバッファ
記憶ａＢ　（ＢＳ）　、９はマージ回路、１０はＢＳア
ドレスレジスタ、１１はフェッチアライン回路、１２は
ＢＳリードデータレジスタ＃Ｅ、１３はＢＳリードデー
タレジスタ＃Ｗ、１４はＭＳストアデータレジスタ、１
５はＢＳストアアドレスレジスタ＃Ｅ、１６はＢＳスト
アアドレスレジスタ＃Ｗ、１７はＭＳストアデータアド
レスレジスタ、１８はストアアライン回路、１９はＢＳ
ライトデータレジスタ、２０〜２４は各レジスタを表し
ている。

第１図で示す処理フローと第３図で示す処理フローとの
差は、Ｗ−ステートでストアライン後のデータとＢＳリ
ードデータレジスタ＃Ｗ１３の出力とのマージ回路９で
のマージされた値がＭＳストアデータレジスタ１４ヘセ
ットされることである。

すなわち、従来方式においては、主記憶装置へのデータ
のストアは部分書込みとなるが、本発明の場合には、Ｍ
Ｓストアデータレジスタ１４中のデータは８バイト幅の
全書込みデータとなってふり、そのままチエツクピット
を付加して、主記憶装置に書込むことになる。

第２図は本発明の主記憶装置へのデータストア制御方式
の回路構成例を示す図であり、２５は主記憶装置からの
読出しデータを保持するＭＳフェッチデータレジスタ、
２６はバッファ記憶部（ＢＳ）または主記憶装置からの
読出しデータを選択するデータセレクタ、２７はアドレ
スセレクタを表しており、他の符合については第１図と
同様である。

以下、本実施例の説明を行う。

Ａ−ステートで計算されたアドレスがアドレスセレクタ
２７を介してＢＳアドレスレジスタ１０にセットされる
。

Ｂ−ステートでバッファ記憶部（ＢＳ）４より読出され
フェッチアライン回路１１を通したデータがＢＳリード
データレジスタ５にセットされる。

この時フェッチアライン回路１１を通さない、データセ
レクタ２６により選択されるバッファ記憶部（ＢＳ）４
からの読出しデータなるＢＳリードデータ又は主記憶装
置からの読出しデータなるＭＳフェッチデータのいずれ
かがＢＳ！Ｊ−ドデータレジスタ＃Ｅ１２にセットされ
る。

次のＥ−ステートでは、演算された結果が、ストアデー
タレジスタフにセットされると共に、ＢＳリードデータ
レジスタ＃Ｅ１２の内容がＢＳリードデータレジスタ＃
Ｗ１３に移される。

Ｗ−ステートでは、演算器の演算結果を保持するストア
データレジスタフの内容をストアラインし、ＢＳライト
レジスタ１９ヘセットすると共に、ストアラインした値
とＢＳリードデータレジスタ＃Ｗ１３の値をマージ回路
９にてマージし、その結果をＭＳストアデータレジスタ
１４ヘセットする。

次のＳ−ステートではＢＳライトデータレジスタ１９の
値がバッファ記憶部（ＢＳ）４へ書込まれると共に、主
記憶装置へはＭＳストアデータレジスタ１４の値がスト
アデータとして送られる。

この場合のＭＳストアデータは部分書込みではなく、８
バイト幅の全書込みデータとなっている。

これにより、同一の処理フローで読出し及び書込みを行
う命令での部分書込みデータを、全書込みデータに換え
ることができ、主記憶装置でのビジーが軽減される。

又、マージされた全書込みデータはバッファ記憶部（Ｂ
Ｓ）への書込みデータとしても一向にかまわない。

また、本発明は主記憶装置へのデータの書込みのみなら
ず、バッフ前記憶部（ＢＳ）へのデータの書込みにも適
用され得る。

さらにまた、ストア命令の様に、通常、ＢＳ又は主記憶
装置から読出しを必要としない命令でも、部分書込みの
ときは、主記憶装置又はＢＳよりのデータの読出しをＢ
ステートで行うことにより、同一処理フローで読出し書
込みを行う命令とすることができ、本発明が適用され得
る。

［発明の効果コ 本発明によれば、同一フローで主記憶装置に対してデー
タの読出し及び書込みを行う命令の場合に、主記憶装置
に対する部分書込みデータを全書込みデータに変更する
ことができ、主記憶装置でのビジー状態が軽減され、処
理能率が向上する。

【図面の簡単な説明】

第１図は本発明のデータストア制御方式の命令処理フロ
ーを示す図。 第２図は本発明のデータストア制御方式の回路構成例を
示す図。 第３図は従来のデータストア制御方式の命令処理フロー
を示す図。 第４図は従来のデータストア制御方式の回路構成例を示
す図である。 １・・・・・・実行される命令及び該命令を構成する各
ビットの区分、１ａ・・・・・・オペレーションコード
（ＯＰ）、ｌｂ・・・・・・即値命令中の即値（Ｉ、）
、１ｃ・・・・・・汎用レジスタ群（ＧＲ）のレジスタ
指定ビット（Ｂｌ）、ｌｄ・・・・・・相対アドレス部
（Ｄ、）、２・・・・・・汎用レジスタ群（ＧＲ）　、
３・・・・・・アドレス加算器、４・・・・・・バッフ
ァ記憶部（ＢＳ）　、５・・・・・・ＢＳリードデータ
レジスタ、６・・・・・・演算器、７・・・・・・スト
アデータレジスタ、８・・・・・・バッファ記憶部（Ｂ
Ｓ）　、９・・・・・・マージ回路、１０・・・・・・
ＢＳアドレスレジスタ、１１・・・・・・フエッチアラ
イン回路、１２・・・・・・ＢＳリードデータレジスタ
＃Ｅ１１３・・・・・・ＢＳリードデータレジスタ＃Ｗ
、　１４−・・・・・ＭＳストアデータレジスタ、１５
・・・・・・ＢＳストアアドレスレジスタ＃Ｅ１６・・
・・・・ＢＳストアアドレスレジスタ＃ＷＳ１７・・・
・・・ＭＳストアデータアドレスレジスタ、１８・・・
・・・ストアアライン回路、１９・・・・・・ＢＳライ
トデータレジスタ、２０〜２４・・・・・・各レジスタ
、２５・・・・・・ＭＳフェッチデータレジスタ、２６
・・・・・・データストア、２７・・・・・・アドレス
セレクタ

Claims (1)

1. 【特許請求の範囲】 パイプラインで動作する計算機システムであって、該計
   算機システム中の主記憶装置に対するデータの読出し及
   び書込みが複数のバイト幅で行われるデータストア制御
   方式において、主記憶装置への書込みデータのバイト幅
   又はその整数倍のバイト幅を有する１又は２以上のレジ
   スタと、 該レジスタの内容と演算器出力とをマージするマージ回
   路とを設け、 同一の処理フローで、主記憶装置に対し、データの読出
   し及び書込みを行う命令を実行する際には、 バッファ記憶部又は主記憶装置からの読出しデータを前
   記レジスタへセットし、演算器出力なる演算結果を前記
   レジスタへ部分書込みをすることにより、主記憶装置又
   はバッファ記憶部への部分書込みデータを全書込みデー
   タに変換することを特徴とするデータストア制御方式。