JPH1040165A - データ読み出し方法およびリードバッファ - Google Patents

Abstract

(57)【要約】 【課題】 １回のメモリアクセスサイズよりも小さい場
合の処理を高速化し、データバスのトラフィックを低減
させる。 【解決手段】 最初のメモリリード時、リード制御部２
は、メモリ５からのワードデータを出力すると共に、そ
のワードデータをバッファ部３に保持する。また、アド
レスレジスタ１は、そのワードアドレスを保持する。次
のメモリリード時、リード制御部２は、そのメモリリー
ドアドレスが、アドレスレジスタ１が保持しているアド
レスに含まれるかを判定する。含まれていた場合は、バ
ッファ部３のデータを出力する。含まれていなかった場
合は、最初のメモリリード時と同様に、メモリ５からの
ワードデータを出力すると共に、そのワードデータをバ
ッファ部３に保持する。また、アドレスレジスタ１は、
そのワードアドレスを保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データのリードサ
イズがメモリのリードサイズより小さい場合、メモリリ
ードサイズ分のデータを保持しておき、保持したデータ
へのリード要求があった場合は、保持したデータをリー
ドデータとして出力するデータ読み出し方法およびリー
ドバッファに関する。

【０００２】

【従来の技術】配列などのデータをリードする時、配列
のデータリードサイズが、メモリリードサイズより小さ
い場合がある。例えば、配列のデータリードサイズが８
ビットで、メモリリードサイズが３２ビットといった場
合である。このような構成において、配列のデータを連
続したアドレスで順次リードする場合は以下のようにな
る。

【０００３】例えば、外部データバスが３２ビット、メ
モリアクセスサイズが３２ビットであり、データキャッ
シュを持たないようなシステムを考えた場合、バイトサ
イズのデータをバイトアドレス更新で順次リードする
と、毎回のデータリードでメモリアクセスが発生する。

【０００４】図２は、これを説明するためのデータリー
ドアドレスの説明図である。即ち、データリードアドレ
スがＷ＋ｂ［＊］で表され、Ｗはワードアドレス、ｂ
［＊］はバイトアドレスであるとする。例えば、最初の
バイトリードアドレスが、Ｗ＊ｂ［０］の時、メモリか
らはｂ［０］を含むワードデータが読み出される。そし
て、次のバイトリードアドレスがＷ＋ｂ［２］の時、メ
モリからはｂ［２］を含むワードデータが読み出され
る。つまり、いずれの場合であっても、そのリードデー
タは、ｂ［０］〜ｂ［３］を含むワードデータとなる。
そのため、同じワード内の異なる２バイトデータの読み
出しで、メモリに対して２ワード分のデータアクセスが
必要となる。

【０００５】例えば、画像データ等では、８ビットのデ
ータを扱う場合が多く、しかも、それを連続アドレスで
アクセスすることが多いため、毎回のバイトデータアク
セスでバスアクセスが必要となる。そこで、データキャ
ッシュを用いることが考えられるが、そのためのコスト
は決して小さくない。

【０００６】

【発明が解決しようとする課題】最近のシステムでは、
外部データバスが３２ビット、メモリアクセスサイズが
３２ビットであるものが一般的となってきているが、こ
のような構成において、画像データといった８ビット単
位で処理する場合の高速化を図る必要がある。また、デ
ータキャッシュも一般的になってきているが、上述した
ようにキャッシュのコストは決して低いものではなく、
ＲＩＳＣのＣＰＵをコアとした組み込みシステム等で
は、キャッシュよりもそのシステムに必要な周辺ロジッ
クの入れ込みの要求が強い。

【０００７】そこで、キャッシュメモリを持たないシス
テムであっても、バイトデータリードといった、１回の
メモリアクセスサイズよりも小さい場合の処理を高速化
し、また、データバスのトラフィックも低減させること
のできるシステムの実現が望まれていた。

【０００８】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈構成１〉データのリードサイズがメモリの１回のリー
ドサイズより小さい場合、データのリード時に、メモリ
の１回のリードサイズ分のデータを読み込んで保持し、
それ以降のデータのリード時のアドレスが、読み込んだ
データのアドレスに含まれていた場合は、保持したデー
タをメモリのリードデータとするデータ読み出し方法で
ある。

【０００９】〈構成２〉メモリのリードアドレスが与え
られた場合は、そのアドレスを含む１回のメモリリード
サイズのアドレスを保持するアドレスレジスタと、メモ
リのリードアドレスが与えられた場合は、そのリードア
ドレスがアドレスレジスタの保持するアドレスに含まれ
いるかを判定し、含まれていない場合は、メモリから１
回のメモリリード分のデータをリードして、これを保持
し、一方、リードアドレスがアドレスレジスタの保持す
るアドレスに含まれていた場合は、保持しているデータ
を、メモリリードデータとして出力するリード制御部
と、メモリよりリードした１回のメモリリード分のデー
タを保持するバッファ部とを備えたことを特徴とするリ
ードバッファである。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。図１は本発明のデータ読み出
し方法およびリードバッファの具体例を示す構成図であ
るが、この説明に先立ち、本発明の原理を説明する。

【００１１】〈本発明の原理〉例えば、従来の技術で説
明したような外部データバス３２ビット、メモリアクセ
スサイズ３２ビットであるシステムを考えた場合、バイ
トデータリードでもワードデータリードであっても、外
部データバス３２ビットを使うことにおいては同じであ
る。つまり、バイトデータリードでは多くの場合、３２
ビットのデータをメモリから読み出し、ＣＰＵの内部
で、目的のバイトデータを取り出すことになる。尚、こ
こで、ワードデータとは、１回のメモリアクセスで読み
出すデータを指している。

【００１２】そこで、バイトデータリードにより読み込
んだデータと、そのメモリアドレスをバッファに保持
し、次にそのバッファに含まれるデータにアクセスする
時、メモリアクセスを行うことなく、そのバッファから
データを読み出すようにする。

【００１３】即ち、本発明のデータ読み出し方法は、デ
ータのリードサイズがメモリの１回のリードサイズより
小さい場合は、データのリード時に、メモリの１回のリ
ードサイズ分のデータを読み込んで保持し、それ以降の
データのリード時のアドレスが、前記の読み込んだデー
タのアドレスに含まれていた場合は、保持したデータを
メモリのリードデータとするようにしたものである。

【００１４】以下、本発明のデータ読み出し方法および
リードバッファの具体例を図１の構成を参照して説明す
る。

【００１５】〈構成〉図１のシステムは、アドレスレジ
スタ１、リード制御部２、バッファ部３、アラインユニ
ット４、メモリ５、アドレスバス６、データバス７から
なる。アドレスレジスタ１は、アドレスバス６を介して
メモリ５のリードアドレスが与えられた場合は、そのア
ドレスを含む１回のメモリリードサイズ、即ち、１ワー
ドのアドレスを保持するレジスタである。また、本具体
例では１ワードを３２ビットとして説明する。

【００１６】リード制御部２は、メモリ５のリードアド
レスが与えられた場合は、そのリードアドレスが、アド
レスレジスタ１に含まれているかを判定し、含まれてい
ない場合は、メモリ５から１回のメモリリード分である
３２ビット分のデータをリードして、これを出力すると
共に、リードしたデータをバッファ部３に保持し、一
方、リードアドレスがアドレスレジスタ１の保持するア
ドレスに含まれていた場合は、バッファ部３に保持され
ているデータを、メモリ５のリードデータとして出力す
る機能を有している。

【００１７】即ち、リード制御部２は、比較器２１、論
理回路２２、フラグ部２３、選択器２４からなる。比較
器２１は、アドレスバス６を介して与えられたリードデ
ータと、アドレスレジスタ１に保持されているアドレス
とを比較する比較器であり、その比較出力は、論理回路
２２に入力される。論理回路２２は、比較器２１の出
力、フラグ部２３のフラグおよびアラインユニット４に
指示されるロード命令との論理積演算を行う論理回路で
ある。フラグ部２３はバッファ部３にデータが格納され
ているかを示し、格納されている場合は、フラグをオン
（＝“１”）としている。また、選択器２４は、論理回
路２２の結果に基づき、メモリ５からのリードデータ
か、バッファ部３からのデータかを選択してアラインユ
ニット４に出力するためのセレクタである。

【００１８】バッファ部３は、１ワード（３２ビット）
分のデータを保持するバッファである。また、アライン
ユニット４は、ロード命令（ロードバイト、ロードハー
フワード、ロードワード）によるデータのビット数に基
づき、選択器２４からのデータを所望のビット数として
出力するユニットである。尚、ロードバイトとは、８ビ
ットのデータのロード命令であり、ロードハーフワード
とは、本具体例のように１ワードを３２ビットとした場
合は１６ビット、ロードワードとは３２ビットのデータ
のロード命令を意味している。更に、メモリ５は、ＤＲ
ＡＭ等のメモリ、アドレスバス６は、ＣＰＵ等から与え
られるアドレス信号を転送するためのバス、データバス
７は、メモリ５からのリードデータを転送するための１
ワード（３２ビット）幅のバスである。

【００１９】〈動作〉本具体例では、各ロード命令（バ
イト、ハーフワード、ワード）を受けた場合、ワードデ
ータをメモリ５から読み出す。そして、ロード命令の種
類によるデータ操作はアラインユニット４で行う。

【００２０】先ず、リセットが行われてフラグ部２３が
リセット（＝“０”）される。その後は、ロード命令と
そのロード命令によるメモリリードアドレスに基づき、
以下の動作が行われる。尚、以下の例では、ロード命令
がバイトデータであるとする。

【００２１】図３は、具体例の動作を示すフローチャー
トである。ステップＳ１において、ロード命令が検出さ
れると、比較器２１では、そのロード命令のメモリリー
ドアドレス（ワードアドレス）と、アドレスレジスタ１
に保持されているワードアドレスとを比較する（ステッ
プＳ２）。この場合、最初のロード命令であるため、ア
ドレスレジスタ１では、ワードデータを保持しておら
ず、従って、比較器２１の出力は“０”（保持したメモ
リアドレスには一致しない）となる。また、フラグ部２
３のフラグも“０”であるため、論理回路２２の出力も
“０”となる。尚、ロード命令の論理回路２２への入力
は、ロードバイト、ロードハーフワード、ロードワード
のいずれのロード命令の場合も“１”であるとする。

【００２２】これにより、データバス７を介してメモリ
５からのデータリードが行われ、選択器２４がこのデー
タを選択してアラインユニット４に送る。また、この
時、リードした１ワード分のデータをバッファ部３に保
持し、フラグ部２３のフラグを“１”とする。同時に、
メモリリードアドレス（ワードアドレス）を、アドレス
レジスタ１で保持する。更に、アラインユニット４で
は、ロード命令（バイト、ハーフワード、ワード）の種
類に基づき、必要なデータ操作を行う。即ち、ロード命
令のデータをＬＳＢ側に配列したワードデータを出力す
る。例えば、ロード命令がバイトデータであった場合
は、そのバイトデータを下位ビットに配列したワードデ
ータを、また、ロードハーフワードであった場合は、１
６ビットデータを下位ビット側に配列したワードデータ
を出力する。以上の動作が、ステップＳ３の処理であ
り、その後は、ステップＳ１の状態に戻る。

【００２３】その後のロード命令の実行において、ロー
ド命令が検出されると（ステップＳ１）、比較器２１
は、メモリリードアドレスが、アドレスレジスタ１に保
持されているワードアドレスに含まれるかを判定する
（ステップＳ２）。この場合、バイトアドレスが連続し
ていたとすると、メモリリードアドレスのワードアドレ
スと、アドレスレジスタ１が保持しているワードアドレ
スは一致するため、比較器２１の出力は“１”となる。
また、フラグ部２３のフラグも“１”であるため、論理
回路２２の出力は“１”となる。これにより、ステップ
Ｓ４に移行し、そのロード命令によるメモリアクセスは
行わず、選択器２４は、直ちにバッファ部３のデータを
選択し、そのデータをアラインユニット４に送る。

【００２４】アラインユニット４では、上記と同様に、
ロード命令の種類が、バイト、ハーフワード、ワード等
により必要なデータ操作を行う。即ち、バッファ部３の
データをアラインユニット４に送る場合でも、アライン
ユニット４の動作は、通常のメモリロードの場合から特
に変更する必要がない。

【００２５】一方、上記のステップＳ２において、ロー
ド命令のメモリリードアドレスが、アドレスレジスタ１
のアドレスに含まれていなかった場合は、比較器２１の
出力が“０”となり、ステップＳ３に移行して、通常の
メモリロードが行われる。即ち、メモリ５から読み出さ
れたデータは、選択器２４によって選択され、アライン
ユニット４に送られると共に、そのデータはバッファ部
３に保持される。尚、この場合のアラインユニット４の
動作は、上記の場合と同様である。

【００２６】〈効果〉以上のように、上記具体例では、
データのリードサイズがメモリ５のリードサイズより小
さい時、これからリードするデータが、直前のリード命
令によるメモリリードデータに含まれる場合、この直前
のメモリリードデータを保持しておくことで、メモリ５
のリードを行うことなくデータを得ることができる。

【００２７】特に、３２ビットデータバスで３２ビット
メモリアクセスである時、バイトデータを連続したアド
レスを繰り返しアクセスする場合は、メモリアクセス
は、リード４回につき１回となり、キャッシュを用いる
より小さいコストで効果的なデータアクセスができる。

【００２８】また、保持するデータは、１回のメモリア
クセス分であるため、複数ワードのデータを読み込んで
保持する構成に比べて、バッファ部３の容量も小さくて
済むと共に、データバスのトラフィックも小さいという
効果がある。しかも、バッファ部３に保持したデータを
アラインユニット４へ送る場合も、メモリ５からのリー
ドデータと同様に出力するため、アラインユニット４の
構成については特に変更する必要がなく、リードバッフ
ァ機能を実現するための構成の付加も必要最低限のもの
で済むという効果がある。

【００２９】尚、上記具体例において、リードバッファ
の機能を使うか否かは、別途にフラグを設けて、命令に
より明示的に指定するよう構成してもよい。また、上記
具体例では、外部データバス幅を３２ビット、１回のメ
モリアクセスサイズを３２ビットとしたが、この構成に
限定されるものではなく、例えば外部データバス幅が６
４ビット、１回のメモリアクセスサイズが３２ビットと
いった構成であっても、データのリードサイズがメモリ
５の１回のリードサイズより小さい構成であれば、同様
に適用可能である。

【図面の簡単な説明】

【図１】本発明の具体例によるリードバッファの構成図
である。

【図２】データリードアドレスの説明図である。

【図３】本発明の具体例によるリードバッファの動作を
示すフローチャートである。

【符号の説明】

１ アドレスレジスタ ２ リード制御部 ３ バッファ部 ４ アラインユニット ５ メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データのリードサイズがメモリの１回の
   リードサイズより小さい場合、前記データのリード時
   に、前記メモリの１回のリードサイズ分のデータを読み
   込んで保持し、 それ以降のデータのリード時のアドレスが、前記読み込
   んだデータのアドレスに含まれていた場合は、保持した
   データをメモリのリードデータとするデータ読み出し方
   法。
2. 【請求項２】 メモリのリードアドレスが与えられた場
   合は、そのアドレスを含む１回のメモリリードサイズの
   アドレスを保持するアドレスレジスタと、 メモリのリードアドレスが与えられた場合は、当該リー
   ドアドレスが前記アドレスレジスタの保持するアドレス
   に含まれいるかを判定し、含まれていない場合は、前記
   メモリから１回のメモリリード分のデータをリードし
   て、これを保持し、一方、前記リードアドレスが前記ア
   ドレスレジスタの保持するアドレスに含まれていた場合
   は、保持しているデータを、前記メモリリードデータと
   して出力するリード制御部と、 前記メモリよりリードした１回のメモリリード分のデー
   タを保持するバッファ部とを備えたことを特徴とするリ
   ードバッファ。