JPH02134225A - 射出成形機に用いられる制御装置 - Google Patents
射出成形機に用いられる制御装置Info
- Publication number
- JPH02134225A JPH02134225A JP28689088A JP28689088A JPH02134225A JP H02134225 A JPH02134225 A JP H02134225A JP 28689088 A JP28689088 A JP 28689088A JP 28689088 A JP28689088 A JP 28689088A JP H02134225 A JPH02134225 A JP H02134225A
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- Japan
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- cpu
- interrupt
- injection molding
- interruption
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- Pending
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- Injection Moulding Of Plastics Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は射出成形機を制御するための制御装置に関し、
特に、異常検出機能を備える制御装置に関する。
特に、異常検出機能を備える制御装置に関する。
（従来の技術）
射出成形機の制御装置としてマイクロコンピュータ（以
下単にＣＰＵという）を用いた制御装置が知られている
。一般にＣＰＵはノイズ等の外乱によって誤動作する恐
れが大きく、思わぬ事故が発生することがある。このた
め従来から誤動作のための安全対策が施されている。
下単にＣＰＵという）を用いた制御装置が知られている
。一般にＣＰＵはノイズ等の外乱によって誤動作する恐
れが大きく、思わぬ事故が発生することがある。このた
め従来から誤動作のための安全対策が施されている。
ここで第４図を参照して、従来の射出成形機の制御装置
について概説する。
について概説する。
制御装置１はＣＰＵ２、メモリ３、入出力インターフェ
イス４、及び監視回路５を備えており、入出力インター
フェイス４を介して射出成形機の駆動機構（外部機器）
６に接続されている。ＣＰＵ２はメモリ３に格納された
命令（プログラム）に基づいて駆動機構６を制御する。
イス４、及び監視回路５を備えており、入出力インター
フェイス４を介して射出成形機の駆動機構（外部機器）
６に接続されている。ＣＰＵ２はメモリ３に格納された
命令（プログラム）に基づいて駆動機構６を制御する。
この際、制御装置１にノイズ等が加わると、ＣＰＵ２が
メモリ３から命令を誤って読み込むばかりでなく、メモ
リ３の命令が書き替えられてしまい、射出成形機の正常
な制御が行われなくなる。
メモリ３から命令を誤って読み込むばかりでなく、メモ
リ３の命令が書き替えられてしまい、射出成形機の正常
な制御が行われなくなる。
そして、−旦制御装置１が誤動作状態となると、暴走状
態となる恐れが大きく、その結果、射出成形機が異常な
動作を行い、極めて危険な状態に陥る。
態となる恐れが大きく、その結果、射出成形機が異常な
動作を行い、極めて危険な状態に陥る。
このため、上記のように監視回路５が付加されている。
ＣＰＵ２は所定の周期（例えば、１０ｍ５程度）のパル
ス信号（クリア信号）を監視回路５に送出する。監視回
路５は発信器５ａ、カウンタ５ｂ、及び比較回路５ｃを
備えている。発信器５ａから予め定められた周期でパル
ス（クロック信号）が送出され、カウンタ５ｂはこのパ
ルスをカウントする。カウンタ５ｂはＣＰＵ２からのク
リア信号によりカウントを開始し所定の周期の間カウン
トした後、このカウント値を比較回路５ｃに送出して、
クリアされる。ＣＰＵ２が正常に動作している場合には
、カウンタ５ｂのカウント値はクロック信号の周波数と
クリア信号の周期とで定まる上限値に収まる。
ス信号（クリア信号）を監視回路５に送出する。監視回
路５は発信器５ａ、カウンタ５ｂ、及び比較回路５ｃを
備えている。発信器５ａから予め定められた周期でパル
ス（クロック信号）が送出され、カウンタ５ｂはこのパ
ルスをカウントする。カウンタ５ｂはＣＰＵ２からのク
リア信号によりカウントを開始し所定の周期の間カウン
トした後、このカウント値を比較回路５ｃに送出して、
クリアされる。ＣＰＵ２が正常に動作している場合には
、カウンタ５ｂのカウント値はクロック信号の周波数と
クリア信号の周期とで定まる上限値に収まる。
比較回路５Ｃにはこの上限値より高いしきい値が予め設
定されており、カウンタ５ｂのカウント値がこのしきい
値に等しくないとき異常信号を送出する。そして、この
異常信号に基づいてハードウェア回路で異常処理（例え
ば、電源をオフする）が行われる。
定されており、カウンタ５ｂのカウント値がこのしきい
値に等しくないとき異常信号を送出する。そして、この
異常信号に基づいてハードウェア回路で異常処理（例え
ば、電源をオフする）が行われる。
（発明が解決しようとする課題）
ところで、近年、射出成形機の射出動作の複雑化等によ
り制御装置による処理内容が複雑化する一方、処理速度
が高速化している。このため、複数個のＣＰＵを用いて
処理内容の複雑化及び処理速度の高速化に対処している
。つまり、複数個のＣＰＵを備える制御装置を用いて射
出成形機の制御を行っている。このような制御装置にお
いて、各ＣＰＵを監視してＣＰＵが異常な状態になると
射出成形機を停止させるためには、各ＣＰＵに上述の監
視回路を付加する必要がある。
り制御装置による処理内容が複雑化する一方、処理速度
が高速化している。このため、複数個のＣＰＵを用いて
処理内容の複雑化及び処理速度の高速化に対処している
。つまり、複数個のＣＰＵを備える制御装置を用いて射
出成形機の制御を行っている。このような制御装置にお
いて、各ＣＰＵを監視してＣＰＵが異常な状態になると
射出成形機を停止させるためには、各ＣＰＵに上述の監
視回路を付加する必要がある。
従って、複数個のＣＰＵを備える制御装置の場合、回路
構成が複雑となるばかりでなく、コストアップになると
いう問題点がある。
構成が複雑となるばかりでなく、コストアップになると
いう問題点がある。
本発明の目的は構成が簡単でしかも安価な射出成形機用
制御装置を提供することにある。
制御装置を提供することにある。
（課題を解決するための手段）
本発明によれば、複数個のＣＰＵを備え、射出成形機の
射出成形動作を制御するための制御装置であって、前記
複数のＣＰＵは相互にその割り込みラインで連結されて
おり、前記ＣＰＵは第１の所定の周期で前記割り込みラ
インを介して割り込み信号を送出する送出手段と、該割
り込み信号を受けると割り込みフラグをオンする割り込
み手段と、第２の所定の周期で前記割り込みフラグのオ
ンを監視する監視手段と、該監視手段によって前記割り
込みフラグのオンが検出されると前記割り込みフラグを
リセットするリセット手段と、前記割り込みフラグのオ
ンが検出されないと前記射出成形機の動作を停止する停
止手段とを有することを特徴とする射出成形機に用いら
れる制御装置が得られる。
射出成形動作を制御するための制御装置であって、前記
複数のＣＰＵは相互にその割り込みラインで連結されて
おり、前記ＣＰＵは第１の所定の周期で前記割り込みラ
インを介して割り込み信号を送出する送出手段と、該割
り込み信号を受けると割り込みフラグをオンする割り込
み手段と、第２の所定の周期で前記割り込みフラグのオ
ンを監視する監視手段と、該監視手段によって前記割り
込みフラグのオンが検出されると前記割り込みフラグを
リセットするリセット手段と、前記割り込みフラグのオ
ンが検出されないと前記射出成形機の動作を停止する停
止手段とを有することを特徴とする射出成形機に用いら
れる制御装置が得られる。
（作 用）
本発明では、ＣＰＵに通常備えられている割り込みライ
ンによって複数個のＣＰＵが相互に連結されている。各
ＣＰＵは送出手段によって第１の所定の周期で割り込み
ラインを介して割り込み信号を送出しており、一方、割
り込み信号を受けると割り込み手段によって割り込みフ
ラグをオンする。監視手段は第２の所定の周期で割り込
みフラグのオンを監視し、割り込みフラグのオンが検出
されるとリセット手段によって割り込みフラグがリセッ
トされる。一方、割り込みフラグのオンが検出されない
場合には、停止手段によって射出成形機の動作が停止さ
れる。このように本発明による制御装置の各ＣＰＵに監
視機能が備えられているから、制御装置の構成が簡単と
なり、しかも安価となる。
ンによって複数個のＣＰＵが相互に連結されている。各
ＣＰＵは送出手段によって第１の所定の周期で割り込み
ラインを介して割り込み信号を送出しており、一方、割
り込み信号を受けると割り込み手段によって割り込みフ
ラグをオンする。監視手段は第２の所定の周期で割り込
みフラグのオンを監視し、割り込みフラグのオンが検出
されるとリセット手段によって割り込みフラグがリセッ
トされる。一方、割り込みフラグのオンが検出されない
場合には、停止手段によって射出成形機の動作が停止さ
れる。このように本発明による制御装置の各ＣＰＵに監
視機能が備えられているから、制御装置の構成が簡単と
なり、しかも安価となる。
（実施例）
以下本発明について実施例によって説明する。
第１図を参照して、制御装置１１は第１及び第２のＣＰ
Ｕ１２及び１３を備えており、第１のＣＰＵ１２には第
１のメモリ１４及び第１の入出力インターフェイス１５
が接続され、第２のＣＰＵ１３には第２のメモリ１６及
び第２の入出力インターフェイス１７が接続されている
。そして、第１の入出力インターフェイス１５を介して
射出成形機の第１の駆動機構（第１の外部機器）１８が
接続され、第２の入出力インターフェイス１７を介して
射出成形機の第２の駆動機構（第２の外部機器）１９か
接続されている。第１のＣＰＵ１２は第１のメモリ１４
に格納された命令（プログラム）に基づいて第１の駆動
機構１８を制御し、第２のＣＰＵ１３は第２のメモリ１
６に格納された命令（プログラム）に基づいて第２の駆
動機構１９を制御する。
Ｕ１２及び１３を備えており、第１のＣＰＵ１２には第
１のメモリ１４及び第１の入出力インターフェイス１５
が接続され、第２のＣＰＵ１３には第２のメモリ１６及
び第２の入出力インターフェイス１７が接続されている
。そして、第１の入出力インターフェイス１５を介して
射出成形機の第１の駆動機構（第１の外部機器）１８が
接続され、第２の入出力インターフェイス１７を介して
射出成形機の第２の駆動機構（第２の外部機器）１９か
接続されている。第１のＣＰＵ１２は第１のメモリ１４
に格納された命令（プログラム）に基づいて第１の駆動
機構１８を制御し、第２のＣＰＵ１３は第２のメモリ１
６に格納された命令（プログラム）に基づいて第２の駆
動機構１９を制御する。
第１及び第２のＣＰＵ１２及び１３はそれぞれその割り
込みライン１２ａ及び１３ａによって第１及び第２の人
出力インターフェイス１５及び１７を介して相互に連結
されている。第１及び第２のＣＰＵ１２及び１３はそれ
ぞれ割り込みライン１２ａ及び１３ａを介して所定の周
期のパルス信号（割り込み信号）を送出しており、第１
及び第２のＣＰＵ１２及び１３はそれぞれ割り込み信号
を受けると、実行中のプログラムを一旦停止し、割り込
み処理プログラムを実行する。この割り込み処理プログ
ラムによって割り込み信号受付を示すフラグを第１及び
第２のメモリ１４及び１６の所定のアドレスに格納する
。つまり、フラグをオンする。一方、第１及び第２のＣ
ＰＵ１２及び１３はそれぞれ予め定められた周期（内蔵
タイマで計時する）で第１及び第２のメモリ１４及び１
６に格納された監視プログラムを起動して、フラグがオ
ンかどうか、をチエツクする。そして、フラグがオンで
あれば、正常と判断してフラグをリセットする。一方、
フラグがオフであると、割り込み信号が受信されていな
いと判断して、第１及び第２のＣＰＵ１２及び１３はそ
れぞれ異常信号を送出する。この異常信号によって第１
及び第２の駆動機構１８及び１つが停止される。
込みライン１２ａ及び１３ａによって第１及び第２の人
出力インターフェイス１５及び１７を介して相互に連結
されている。第１及び第２のＣＰＵ１２及び１３はそれ
ぞれ割り込みライン１２ａ及び１３ａを介して所定の周
期のパルス信号（割り込み信号）を送出しており、第１
及び第２のＣＰＵ１２及び１３はそれぞれ割り込み信号
を受けると、実行中のプログラムを一旦停止し、割り込
み処理プログラムを実行する。この割り込み処理プログ
ラムによって割り込み信号受付を示すフラグを第１及び
第２のメモリ１４及び１６の所定のアドレスに格納する
。つまり、フラグをオンする。一方、第１及び第２のＣ
ＰＵ１２及び１３はそれぞれ予め定められた周期（内蔵
タイマで計時する）で第１及び第２のメモリ１４及び１
６に格納された監視プログラムを起動して、フラグがオ
ンかどうか、をチエツクする。そして、フラグがオンで
あれば、正常と判断してフラグをリセットする。一方、
フラグがオフであると、割り込み信号が受信されていな
いと判断して、第１及び第２のＣＰＵ１２及び１３はそ
れぞれ異常信号を送出する。この異常信号によって第１
及び第２の駆動機構１８及び１つが停止される。
第１図では、２個のＣＰＵを備える制御装置について説
明したが、ｎ個のＣＰＵを備える制御装置の場合には、
第２図に示すようにＣＰＵｌ−１にＣＰＵｌ−２乃至Ｃ
ＰＵＩ−ｎがそれぞれ人出インターフェイス２−１乃至
２ｎを介して連結すればよい。この例ではＣＰＵｌ−１
がＣＰＵ１−２乃至ＣＰＵＩ〜ｎと相互に監視を行う。
明したが、ｎ個のＣＰＵを備える制御装置の場合には、
第２図に示すようにＣＰＵｌ−１にＣＰＵｌ−２乃至Ｃ
ＰＵＩ−ｎがそれぞれ人出インターフェイス２−１乃至
２ｎを介して連結すればよい。この例ではＣＰＵｌ−１
がＣＰＵ１−２乃至ＣＰＵＩ〜ｎと相互に監視を行う。
また、第３図に示すように、ＣＰＵｌ−１乃至ＣＰＵＩ
−ｎをそれぞれ人出インターフェイス２−１乃至２−ｎ
を介してリング状に連結してもよい。この場合には、Ｃ
ＰＵ１−１乃至ＣＰＵ１−ｎ間で相互に監視を行うこと
になる。
−ｎをそれぞれ人出インターフェイス２−１乃至２−ｎ
を介してリング状に連結してもよい。この場合には、Ｃ
ＰＵ１−１乃至ＣＰＵ１−ｎ間で相互に監視を行うこと
になる。
（発明の効果）
以上説明下ように、本発明では複数個のＣＰＵを有する
制御装置において、ハードウェア的に別にＣＰＵ毎に監
視回路を備えることなく、複数個のＣＰＵの異常を監視
することができる。その結果、構成が簡＋１１でしかも
安価な射出成形機用制御装置を提供できるという利点が
ある。
制御装置において、ハードウェア的に別にＣＰＵ毎に監
視回路を備えることなく、複数個のＣＰＵの異常を監視
することができる。その結果、構成が簡＋１１でしかも
安価な射出成形機用制御装置を提供できるという利点が
ある。
第１図は本発明による制御装置の一実施例をＣＰＵが２
個の場合について説明するための図、第２図は本発明に
よる制御装置の他の実施例をＣＰＵがｎ個の場合につい
て説明するための図、第３図はＣＰＵがｎ個の場合の他
の実施例をついて説明するための図、第４図は従来の制
御装置の一例を説明するための図である。 １１・・・制御装置、１２．１３・・・マイクロコンピ
ュータ（ＣＰＵ） 、１４．１６・・・メモリ、１５．
１７・・・人出インターフェイス、１８．１つ・・・駆
動機構。 以下余白 第１図
個の場合について説明するための図、第２図は本発明に
よる制御装置の他の実施例をＣＰＵがｎ個の場合につい
て説明するための図、第３図はＣＰＵがｎ個の場合の他
の実施例をついて説明するための図、第４図は従来の制
御装置の一例を説明するための図である。 １１・・・制御装置、１２．１３・・・マイクロコンピ
ュータ（ＣＰＵ） 、１４．１６・・・メモリ、１５．
１７・・・人出インターフェイス、１８．１つ・・・駆
動機構。 以下余白 第１図
Claims (1)
- １、複数個のマイクロコンピュータを備え、射出成形機
の射出成形動作を制御するための制御装置であって、前
記複数のマイクロコンピュータは相互にその割り込みラ
インで連結されており、前記マイクロコンピュータは第
１の所定の周期で前記割り込みラインを介して割り込み
信号を送出する送出手段と、該割り込み信号を受けると
割り込みフラグをオンする割り込み手段と、第２の所定
の周期で前記割り込みフラグのオンを監視する監視手段
と、該監視手段によって前記割り込みフラグのオンが検
出されると前記割り込みフラグをリセットするリセット
手段と、前記割り込みフラグのオンが検出されないと前
記射出成形機の動作を停止する停止手段とを有すること
を特徴とする射出成形機に用いられる制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28689088A JPH02134225A (ja) | 1988-11-15 | 1988-11-15 | 射出成形機に用いられる制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28689088A JPH02134225A (ja) | 1988-11-15 | 1988-11-15 | 射出成形機に用いられる制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134225A true JPH02134225A (ja) | 1990-05-23 |
Family
ID=17710327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28689088A Pending JPH02134225A (ja) | 1988-11-15 | 1988-11-15 | 射出成形機に用いられる制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122186A1 (ja) * | 2018-12-12 | 2020-06-18 | 住友重機械工業株式会社 | 射出成形機、射出成形システム、コントローラ |
-
1988
- 1988-11-15 JP JP28689088A patent/JPH02134225A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122186A1 (ja) * | 2018-12-12 | 2020-06-18 | 住友重機械工業株式会社 | 射出成形機、射出成形システム、コントローラ |
| CN113165062A (zh) * | 2018-12-12 | 2021-07-23 | 住友重机械工业株式会社 | 注射成型机、注射成型系统、控制器 |
| JPWO2020122186A1 (ja) * | 2018-12-12 | 2021-10-28 | 住友重機械工業株式会社 | 射出成形機、射出成形システム |
| CN113165062B (zh) * | 2018-12-12 | 2024-07-16 | 住友重机械工业株式会社 | 注射成型机、注射成型系统 |
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