JPH0218633A - マイクロプロセッサ暴走監視・再起動回路 - Google Patents
マイクロプロセッサ暴走監視・再起動回路Info
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- JPH0218633A JPH0218633A JP63170329A JP17032988A JPH0218633A JP H0218633 A JPH0218633 A JP H0218633A JP 63170329 A JP63170329 A JP 63170329A JP 17032988 A JP17032988 A JP 17032988A JP H0218633 A JPH0218633 A JP H0218633A
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- 238000012544 monitoring process Methods 0.000 claims description 9
- 230000001960 triggered effect Effects 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 36
- 230000005856 abnormality Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサの暴走監視および再起動回
路に関し、特に、小規模な装置に組み込まれるマイクロ
プロセッサおよびその周辺回路の暴走監視と再起動回路
に関する。
路に関し、特に、小規模な装置に組み込まれるマイクロ
プロセッサおよびその周辺回路の暴走監視と再起動回路
に関する。
第５図はこの種のマイクロプロセッサ暴走監視・再起動
回路の従来例のブロック図である。
回路の従来例のブロック図である。
このマイクロプロセッサ暴走監視・再起動回路は、マイ
クロプロセッサおよび周辺回路１の正常動作時、マイク
ロプロセッサおよび周辺回路１がら一定周期Ｔ１で出力
される出力信号１ｏをトリヵ信号とし、パルス幅Ｔ２が
前記周期Ｔ１より大きいパルスを出力し、再トリガ機能
を有する単安定マルチバイブレータ２と、単安定マルチ
バイブレータ２の出力信号（Ｑ出力） １１をトリガ信
号とし、出力信号（Ｑ出力）１２をリセット信号として
マイクロプロセッサおよび周辺回路１に出力１−る単安
定マルチバイブレータ３とで構成されている。
クロプロセッサおよび周辺回路１の正常動作時、マイク
ロプロセッサおよび周辺回路１がら一定周期Ｔ１で出力
される出力信号１ｏをトリヵ信号とし、パルス幅Ｔ２が
前記周期Ｔ１より大きいパルスを出力し、再トリガ機能
を有する単安定マルチバイブレータ２と、単安定マルチ
バイブレータ２の出力信号（Ｑ出力） １１をトリガ信
号とし、出力信号（Ｑ出力）１２をリセット信号として
マイクロプロセッサおよび周辺回路１に出力１−る単安
定マルチバイブレータ３とで構成されている。
マイクロプロセッサおよび周辺回路１が正常動作してい
るとき、単安定マルチバイブレータ２には常に再トリガ
がかかり、その出力信号１１は常に“０″であり、した
がフて単安定マルチバイブレータ３の出力信号１２も“
°０″のままであり、マイクロプロセッサおよび周辺回
路１にリセットはかからない。しかしながら、マイクロ
プロセッサおよび周辺回路１に異常が発生すると、出力
信号１０が出力されなくなって単安定マルチバイブレー
タ２の出力信号１１が°“１′°になり、単安定マルチ
バイブレータ３の出力信号１２が１″になって（パルス
信号が出力されて）マイクロプロセッサおよび周辺回路
１にリセットがかかるとともに、マイクロプロセッサお
よび周辺回路１が再起動される。
るとき、単安定マルチバイブレータ２には常に再トリガ
がかかり、その出力信号１１は常に“０″であり、した
がフて単安定マルチバイブレータ３の出力信号１２も“
°０″のままであり、マイクロプロセッサおよび周辺回
路１にリセットはかからない。しかしながら、マイクロ
プロセッサおよび周辺回路１に異常が発生すると、出力
信号１０が出力されなくなって単安定マルチバイブレー
タ２の出力信号１１が°“１′°になり、単安定マルチ
バイブレータ３の出力信号１２が１″になって（パルス
信号が出力されて）マイクロプロセッサおよび周辺回路
１にリセットがかかるとともに、マイクロプロセッサお
よび周辺回路１が再起動される。
上述した従来のマイクロプロセッサの暴走監視・再起動
回路は、マイクロプロセッサからトリガ信号かまったく
発生しなくなるようなマイクロプロセッサおよび周辺回
路の異常に対しては有効であるが、例えば、短時間の間
隔て周期的にマイクロプロセッサおよび周辺回路に外乱
が発生したり、プログラムの特定箇所でのみの異常によ
りトリ力信号か周期的に発生しなくなる場合には、暴走
と再起動を繰り返すことになり、マイクロプロセッサの
暴走警報を外部に知らせたり、異常動作を停止させるこ
とができないという欠点がある。
回路は、マイクロプロセッサからトリガ信号かまったく
発生しなくなるようなマイクロプロセッサおよび周辺回
路の異常に対しては有効であるが、例えば、短時間の間
隔て周期的にマイクロプロセッサおよび周辺回路に外乱
が発生したり、プログラムの特定箇所でのみの異常によ
りトリ力信号か周期的に発生しなくなる場合には、暴走
と再起動を繰り返すことになり、マイクロプロセッサの
暴走警報を外部に知らせたり、異常動作を停止させるこ
とができないという欠点がある。
本発明のマイクロプロセッサ暴走監視・再起動回路は、
マイクロプロセッサのパワーオン・リセット信号により
リセットされ、マイクロプロセッサの正常動作時、マイ
クロプロセッサから一定周期で出力される出力信号によ
りトリガされ、パルス幅が前記周期より大きいパルスを
出力する、再トリガ機能を有する第１の単安定マルチバ
イブレータと、 第１の単安定マルチバイブレータの出力信号によりトリ
ガされる第２の単安定マルチバイブレータと、 パワーオン・リセット信号によりリセットされ、第２の
単安定マルチバイブレータの出力パルスをカウントし、
カウント値が所定の時間内に予め定められた値になると
信号を出力するカウンタど、 パワーオン・リセット信号、第２の単安定マルチバイブ
レータの出力パルス、カウンタの出力信号をリセット信
号としてマイクロプロセッサに出力するゲート回路と、 第１の単安定マルチバイブレータのトリガされていない
ときの出力信号、カウンタの出力信号を警報出力として
出力するゲート回路とを有している。
リセットされ、マイクロプロセッサの正常動作時、マイ
クロプロセッサから一定周期で出力される出力信号によ
りトリガされ、パルス幅が前記周期より大きいパルスを
出力する、再トリガ機能を有する第１の単安定マルチバ
イブレータと、 第１の単安定マルチバイブレータの出力信号によりトリ
ガされる第２の単安定マルチバイブレータと、 パワーオン・リセット信号によりリセットされ、第２の
単安定マルチバイブレータの出力パルスをカウントし、
カウント値が所定の時間内に予め定められた値になると
信号を出力するカウンタど、 パワーオン・リセット信号、第２の単安定マルチバイブ
レータの出力パルス、カウンタの出力信号をリセット信
号としてマイクロプロセッサに出力するゲート回路と、 第１の単安定マルチバイブレータのトリガされていない
ときの出力信号、カウンタの出力信号を警報出力として
出力するゲート回路とを有している。
マイクロプロセッサに異常が起った場合、その発生回数
が予め定められた回数未満のときは、第２の単安定マル
チバイブレータからリセット信号（パルス信号）が出力
され、マイクロプロセッサはリセットされ、かつ再起動
されるか、予め定められた回数に達すると、カウンタか
ら出力信号が出っばなしになり、マイクロプロセッサに
リセットがかかるか、再起動されることはない。
が予め定められた回数未満のときは、第２の単安定マル
チバイブレータからリセット信号（パルス信号）が出力
され、マイクロプロセッサはリセットされ、かつ再起動
されるか、予め定められた回数に達すると、カウンタか
ら出力信号が出っばなしになり、マイクロプロセッサに
リセットがかかるか、再起動されることはない。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロプロセッサ暴走監視・再起動
回路の一実施例のブロック図、第２図〜第４図は本実施
例の動作を示すタイミング図である。
回路の一実施例のブロック図、第２図〜第４図は本実施
例の動作を示すタイミング図である。
本実施例は単安定マルチハイブレーク２，３とカウンタ
４とオアゲート５，６とて構成されている。
４とオアゲート５，６とて構成されている。
単安定マルチバイブレータ２はマイクロプロセッサおよ
び周辺回路１のパワーオン・リセット回路７によりリセ
ットされ、マイクロプロセッサおよび周辺回路１の正常
動作時、マイクロプロセッサおよび周辺回路１から一定
周期Ｔ１で出力される出力信号１０をトリガ信号として
パルス幅Ｔ ２ （＞ Ｔ ＋ ）のパルスを出力し、
そして再トリガ機能を有している。単安定マルチバイブ
レータ３は単安定マルチバイブレータ２の出力信号１１
（Ｑ出力）をトリガ信号とし、パルス幅Ｔ３のパルスを
出力する。カウンタ４はパワーオン・リセット回路７に
よりリセットされ、単安定マルチバイブレータ３の出力
信号１２（Ｑ出力）をカウントし、カウント値が所定の
時間内に予め決められた値（本実施例では「３」）にな
ると、出力信号１３を“１゛にする。オアゲート５はパ
ワーオン・リセット信号１４、単安定マルチバイブレー
タ３の出力信号１２、カウンタ４の出力信号１３の論理
和をとり、リセット信号１５としてマイクロプロセッサ
および周辺回路１に出力する。オアゲート６は単安定マ
ルチバイブレータ２の出力信号１１とカウンタ４の出力
信号１３の論理和をとり警報出力１６として外部に出力
する。
び周辺回路１のパワーオン・リセット回路７によりリセ
ットされ、マイクロプロセッサおよび周辺回路１の正常
動作時、マイクロプロセッサおよび周辺回路１から一定
周期Ｔ１で出力される出力信号１０をトリガ信号として
パルス幅Ｔ ２ （＞ Ｔ ＋ ）のパルスを出力し、
そして再トリガ機能を有している。単安定マルチバイブ
レータ３は単安定マルチバイブレータ２の出力信号１１
（Ｑ出力）をトリガ信号とし、パルス幅Ｔ３のパルスを
出力する。カウンタ４はパワーオン・リセット回路７に
よりリセットされ、単安定マルチバイブレータ３の出力
信号１２（Ｑ出力）をカウントし、カウント値が所定の
時間内に予め決められた値（本実施例では「３」）にな
ると、出力信号１３を“１゛にする。オアゲート５はパ
ワーオン・リセット信号１４、単安定マルチバイブレー
タ３の出力信号１２、カウンタ４の出力信号１３の論理
和をとり、リセット信号１５としてマイクロプロセッサ
および周辺回路１に出力する。オアゲート６は単安定マ
ルチバイブレータ２の出力信号１１とカウンタ４の出力
信号１３の論理和をとり警報出力１６として外部に出力
する。
次に、本実施例の動作を第２〜第４図を参照して説明す
る。
る。
（１）マイクロプロセッサおよび周辺回路１が正常動作
している場合（第２図）。
している場合（第２図）。
時刻ｔ、にパワーオン・リセット信号１４が出力される
と、オアゲート５からマイクロプロセッサおよび周辺回
路１にリセット信号１５が人力されてマイクロプロセッ
サおよび周辺回路１が起動される。そして、時刻ｔ２に
最初の出力信号１０がマイクロプロセッサおよび周辺回
路１から出力されると、単安定マルチバイブレータ２か
トリガされて出力信号１１が０゛となる。そして時間Ｔ
１後の時刻ｔ３に次の出力信号１０が出力されると、時
間Ｔ１は単安定マルチバイブレータ２のパルス幅Ｔ２よ
り小さいので単安定マルチバイブレータ２は再トリガさ
れ、出力信号１１は“０”のままである。したがって、
単安定マルチバイブレータ３の出力信号１２も“０′°
のままである。以後、マイクロプロセッサおよび周辺回
路１が正常動作ｌノ、時刻１２，１３．・・・＋ ＋
Ｉ １ ＋・・・と出力信号１０が出力されると、単安
定マルチバイブレータ２の出力信号１】は“ｏ”、した
がって単安定マルチバイブレータ３の出力信号１２も０
″を保ち、カウンタ４の計数値はＯでその出力信号１３
は“０”である。よって、リセット信号１５は“０′°
で、警報出力１６も“０パのままである。
と、オアゲート５からマイクロプロセッサおよび周辺回
路１にリセット信号１５が人力されてマイクロプロセッ
サおよび周辺回路１が起動される。そして、時刻ｔ２に
最初の出力信号１０がマイクロプロセッサおよび周辺回
路１から出力されると、単安定マルチバイブレータ２か
トリガされて出力信号１１が０゛となる。そして時間Ｔ
１後の時刻ｔ３に次の出力信号１０が出力されると、時
間Ｔ１は単安定マルチバイブレータ２のパルス幅Ｔ２よ
り小さいので単安定マルチバイブレータ２は再トリガさ
れ、出力信号１１は“０”のままである。したがって、
単安定マルチバイブレータ３の出力信号１２も“０′°
のままである。以後、マイクロプロセッサおよび周辺回
路１が正常動作ｌノ、時刻１２，１３．・・・＋ ＋
Ｉ １ ＋・・・と出力信号１０が出力されると、単安
定マルチバイブレータ２の出力信号１】は“ｏ”、した
がって単安定マルチバイブレータ３の出力信号１２も０
″を保ち、カウンタ４の計数値はＯでその出力信号１３
は“０”である。よって、リセット信号１５は“０′°
で、警報出力１６も“０パのままである。
（２）マイクロプロセッサおよび周辺回路１が途中で正
常動作しなくなった場合（第３図）。
常動作しなくなった場合（第３図）。
時刻ｔ、にパワーオン・リセット信号１４が出力されて
マイクロプロセッサおよび周辺回路１が起動され、時刻
ｔ ２．ｔ ３＋ｔ４＋ｔ５と出力信号ｌＯが出力され
た後、マイクロプロセッサおよび周辺回路１が正常動作
しなくなったものとする（時刻ｔ１からｔ５までの動作
は第２図の場合と同じ）。この場合、時刻ｔ５から時間
Ｔ２経過した時刻上〇に単安定マルチバイブレータ２の
出力信号１１が１”となり、単安定マルチバイブレータ
３からパルス幅Ｔ３の出力信号１２が出力される。した
かって、マイクロプロセッサおよび周辺回路１にリセッ
ト信号］５が出力されてマイクロプロセッサおよび周辺
回路１かリセットされて再起動されようとするが、この
場合正常動作をしないので出力信号１０を発生ずること
はなく、単安定マルチバイブレータ２はトリ力されるこ
となくその出力信号１１は時刻ｔ６以後は°゛１１パ持
する。この出力信号１１の“１“の値がオアゲート６を
介して外部に警報出力１６を出す。
マイクロプロセッサおよび周辺回路１が起動され、時刻
ｔ ２．ｔ ３＋ｔ４＋ｔ５と出力信号ｌＯが出力され
た後、マイクロプロセッサおよび周辺回路１が正常動作
しなくなったものとする（時刻ｔ１からｔ５までの動作
は第２図の場合と同じ）。この場合、時刻ｔ５から時間
Ｔ２経過した時刻上〇に単安定マルチバイブレータ２の
出力信号１１が１”となり、単安定マルチバイブレータ
３からパルス幅Ｔ３の出力信号１２が出力される。した
かって、マイクロプロセッサおよび周辺回路１にリセッ
ト信号］５が出力されてマイクロプロセッサおよび周辺
回路１かリセットされて再起動されようとするが、この
場合正常動作をしないので出力信号１０を発生ずること
はなく、単安定マルチバイブレータ２はトリ力されるこ
となくその出力信号１１は時刻ｔ６以後は°゛１１パ持
する。この出力信号１１の“１“の値がオアゲート６を
介して外部に警報出力１６を出す。
（３）マイクロプロセッサおよび周辺回路１が正常動作
と異常動作を繰り返した場合（第４図）。
と異常動作を繰り返した場合（第４図）。
時刻ｔ４に出力信号１０が出力された後、マイクロプロ
セッサおよび周辺回路１に最初の異常が発生ずると、時
間Ｔ２経道後の時刻ｔ５に、（２）で説明したように、
マイクロプロセッサおよび周辺回路１がリセットされ再
起動されるとともに、警報が出力される。このとき、カ
ウンタ４のカウント値は「１」となる。その後、時刻ｔ
８に出力信号１０が出力された後、マイクロプロセッサ
および周辺回路１に２回目の異常が発生すると、時間Ｔ
２経道後の時刻ｔ９にマイクロプロセッサおよび周辺回
路１がリセットされ再起動されるとともに警報が出力さ
れる。このとき、カウンタ４のカウント値は「２」とな
る。そして、時刻ｔ１２に出力信号１０が出力された後
、マイクロプロセッサおよび周辺回路１に３回目の異常
が発生すると、時間Ｔ２経過後の時刻ｔ１３以降、カウ
ンタ４の計数値は所定の「３」となってその出力信号１
３は“１“となり、マイクロプロセッサおよび周辺回路
１はリセットされるが、再起動されることはない。この
とき、警報は勿論出力される。
セッサおよび周辺回路１に最初の異常が発生ずると、時
間Ｔ２経道後の時刻ｔ５に、（２）で説明したように、
マイクロプロセッサおよび周辺回路１がリセットされ再
起動されるとともに、警報が出力される。このとき、カ
ウンタ４のカウント値は「１」となる。その後、時刻ｔ
８に出力信号１０が出力された後、マイクロプロセッサ
および周辺回路１に２回目の異常が発生すると、時間Ｔ
２経道後の時刻ｔ９にマイクロプロセッサおよび周辺回
路１がリセットされ再起動されるとともに警報が出力さ
れる。このとき、カウンタ４のカウント値は「２」とな
る。そして、時刻ｔ１２に出力信号１０が出力された後
、マイクロプロセッサおよび周辺回路１に３回目の異常
が発生すると、時間Ｔ２経過後の時刻ｔ１３以降、カウ
ンタ４の計数値は所定の「３」となってその出力信号１
３は“１“となり、マイクロプロセッサおよび周辺回路
１はリセットされるが、再起動されることはない。この
とき、警報は勿論出力される。
以上説明したように本発明は、マイクロプロセッサのリ
セット再起動回数をカウントし、その回数が所定の時間
においてあらかじめ定められた値を越えた時に、マイク
ロプロセッサの動作を停止させ、これと同時に外部に対
して警報を出力す１す ることにより、マイクロプロセッサおよび周辺回路に対
する周期的な外乱やソフトウェアの特定箇所での異常に
よる周期的な暴走を検出することが可能となる効果かあ
る。
セット再起動回数をカウントし、その回数が所定の時間
においてあらかじめ定められた値を越えた時に、マイク
ロプロセッサの動作を停止させ、これと同時に外部に対
して警報を出力す１す ることにより、マイクロプロセッサおよび周辺回路に対
する周期的な外乱やソフトウェアの特定箇所での異常に
よる周期的な暴走を検出することが可能となる効果かあ
る。
第１図は本発明のマイクロプロセッサ暴走監視・再起動
回路の一実施例のブロック図、第２図〜第４図は本実施
例の動作を示すタイミング図、第５図は従来例のブロッ
ク図である。 １・・・マイクロプロセッサおよび周辺回路、２．３・
・・単安定マルチバイブレータ、４・・・カウンタ、 ５．６・・・オアゲート、 ７・・・パワーオン・リセット回路、 １１・・・単安定マルチバイブレータ２の出力信号、］
２・・・単安定マルチバイブレータ３の出力信号、１３
・・・カウンタ４の出力信号、 １４・・・パワーオン・リセット信号、１５・・・リセ
ット信号、 １６・・・警報出力。
回路の一実施例のブロック図、第２図〜第４図は本実施
例の動作を示すタイミング図、第５図は従来例のブロッ
ク図である。 １・・・マイクロプロセッサおよび周辺回路、２．３・
・・単安定マルチバイブレータ、４・・・カウンタ、 ５．６・・・オアゲート、 ７・・・パワーオン・リセット回路、 １１・・・単安定マルチバイブレータ２の出力信号、］
２・・・単安定マルチバイブレータ３の出力信号、１３
・・・カウンタ４の出力信号、 １４・・・パワーオン・リセット信号、１５・・・リセ
ット信号、 １６・・・警報出力。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサのパワーオン・リセット信号に
よりリセットされ、マイクロプロセッサの正常動作時、
マイクロプロセッサから一定周期で出力される出力信号
によりトリガされ、パルス幅が前記周期より大きいパル
スを出力する、再トリガ機能を有する第１の単安定マル
チバイブレータと、 第１の単安定マルチバイブレータの出力信号によりトリ
ガされる第２の単安定マルチバイブレータと、 パワーオン・リセット信号によりリセットされ、第２の
単安定マルチバイブレータの出力パルスをカウントし、
カウント値が所定の時間内に予め定められた値になると
信号を出力するカウンタと、 パワーオン・リセット信号、第２の単安定マルチバイブ
レータの出力パルス、カウンタの出力信号をリセット信
号としてマイクロプロセッサに出力するゲート回路と、 第１の単安定マルチバイブレータのトリガされていない
ときの出力信号、カウンタの出力信号を警報出力として
出力するゲート回路とを有するマイクロプロセッサ暴走
監視・再起動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170329A JPH0218633A (ja) | 1988-07-07 | 1988-07-07 | マイクロプロセッサ暴走監視・再起動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170329A JPH0218633A (ja) | 1988-07-07 | 1988-07-07 | マイクロプロセッサ暴走監視・再起動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218633A true JPH0218633A (ja) | 1990-01-22 |
Family
ID=15902929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170329A Pending JPH0218633A (ja) | 1988-07-07 | 1988-07-07 | マイクロプロセッサ暴走監視・再起動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218633A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652007A (ja) * | 1992-07-30 | 1994-02-25 | Hitachi Electron Service Co Ltd | Ｍｐｕの誤動作検知方法 |
| JPH0756775A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | ウォッチドッグ回路 |
| PL423892A1 (pl) * | 2017-12-14 | 2019-06-17 | E-Fun Spółka Z Ograniczoną Odpowiedzialnoscią | Układ i sposób sterowania ponownym uruchomieniem systemu komputerowego |
-
1988
- 1988-07-07 JP JP63170329A patent/JPH0218633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652007A (ja) * | 1992-07-30 | 1994-02-25 | Hitachi Electron Service Co Ltd | Ｍｐｕの誤動作検知方法 |
| JPH0756775A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | ウォッチドッグ回路 |
| PL423892A1 (pl) * | 2017-12-14 | 2019-06-17 | E-Fun Spółka Z Ograniczoną Odpowiedzialnoscią | Układ i sposób sterowania ponownym uruchomieniem systemu komputerowego |
| PL235197B1 (pl) * | 2017-12-14 | 2020-06-01 | E Fun Spolka Z Ograniczona Odpowiedzialnoscia | Sposób sterowania ponownym uruchomieniem systemu komputerowego |
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