JPH02134798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02134798A JPH02134798A JP63289698A JP28969888A JPH02134798A JP H02134798 A JPH02134798 A JP H02134798A JP 63289698 A JP63289698 A JP 63289698A JP 28969888 A JP28969888 A JP 28969888A JP H02134798 A JPH02134798 A JP H02134798A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- short
- signal
- output
- inverse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体記憶装置の動作速度高速化に関し、送信線短絡時
におけるピーク電流の発生を防止することを目的とし、 各コラムのメモリ・セルにセル・清報を入出力する一対
ずつの送信線に短絡回路をそれぞれ備え、セル情報の入
出力動作に先立って短絡信号発生回路から短絡信号を各
短絡回路に吊力することにより各ビット線を短絡して、
セル情報の入出力動作速度を向上させた半導体記憶装置
において、短絡信号発生回路にすくなくとも二つ以にの
出力端子を設け、各短絡回路はその出力端子のいずれか
に接続し、各出力端子から出力する短絡信号は互いに位
相差を設けて構成する。
におけるピーク電流の発生を防止することを目的とし、 各コラムのメモリ・セルにセル・清報を入出力する一対
ずつの送信線に短絡回路をそれぞれ備え、セル情報の入
出力動作に先立って短絡信号発生回路から短絡信号を各
短絡回路に吊力することにより各ビット線を短絡して、
セル情報の入出力動作速度を向上させた半導体記憶装置
において、短絡信号発生回路にすくなくとも二つ以にの
出力端子を設け、各短絡回路はその出力端子のいずれか
に接続し、各出力端子から出力する短絡信号は互いに位
相差を設けて構成する。
［産業上の利用分野］
この発明はＳ ＲＡ Ｍ等の半導体記憶装置の動作速度
高速化に関するものである。
高速化に関するものである。
近年のコンピュータシステムの高速化及び大容量化の要
請にともない、そのコンピュータシステムを構成する半
導体記憶装置の集積度ら益々向上され−その動作速度も
高速化されている。その品連化のための手段として半導
体記憶装置にセル情報を入出力するためのビット線ある
いはバス線をセル情報の入出力に先立って短絡状態とす
る構成が採用されている。
請にともない、そのコンピュータシステムを構成する半
導体記憶装置の集積度ら益々向上され−その動作速度も
高速化されている。その品連化のための手段として半導
体記憶装置にセル情報を入出力するためのビット線ある
いはバス線をセル情報の入出力に先立って短絡状態とす
る構成が採用されている。
［従来の技術］
従来、セル情報の入出力に先立ってと・ント線を短絡状
態とすることにより動作速度を向上させたＳＲＡＭでは
−ＶＳＳ図に示すように各コラムのビット線Ｂ１、ＢＬ
にトランジスタ１゛「を介して電源電圧ＶＣＣか供給さ
れ、そのビット線Ｂ１、ＢＬ間にはビット線短絡用トラ
ンジスタＴｒｓが接続されて短絡回路１が構成されると
ともに、各トランジスタＴｒ 、Ｔｒｓのゲートは短絡
信号発生回路１１に接続されている。そして、ＳＲＡＭ
内においては第９図に示すようにアドレスチェンジ信号
Ａに基いてクロック信号発生回路（図示しない）により
クロック信号ＡＰが形成され、そのクロ・ツク信号ＡＰ
に基いて短絡信号発生回路１１から短絡信号ＳＰが前記
各トランジスタＴｒ 、 ＴｒＳに入力される。
態とすることにより動作速度を向上させたＳＲＡＭでは
−ＶＳＳ図に示すように各コラムのビット線Ｂ１、ＢＬ
にトランジスタ１゛「を介して電源電圧ＶＣＣか供給さ
れ、そのビット線Ｂ１、ＢＬ間にはビット線短絡用トラ
ンジスタＴｒｓが接続されて短絡回路１が構成されると
ともに、各トランジスタＴｒ 、Ｔｒｓのゲートは短絡
信号発生回路１１に接続されている。そして、ＳＲＡＭ
内においては第９図に示すようにアドレスチェンジ信号
Ａに基いてクロック信号発生回路（図示しない）により
クロック信号ＡＰが形成され、そのクロ・ツク信号ＡＰ
に基いて短絡信号発生回路１１から短絡信号ＳＰが前記
各トランジスタＴｒ 、 ＴｒＳに入力される。
その結果、各コラムにおいてトランジスタＴｒ。
ＴｒＳがオン状態となり各ビット線Ｂ１、ＢＬの電位が
ほぼ電源電圧ＶＣＣまで上昇する。そして、この状態で
各コラムのメモリセル２に順次セル情報を入力するよう
になっている。
ほぼ電源電圧ＶＣＣまで上昇する。そして、この状態で
各コラムのメモリセル２に順次セル情報を入力するよう
になっている。
また、上記構成ではビット線Ｂ１、ＢＬをＶＣＣまで上
昇させる構成としたが、短絡信号ＳＰで短絡用トランジ
スタＴｒＳのみをオン状態として両ビット線をＶｃｃ／
２で短絡する構成とするＳＲＡＭも実用化されている。
昇させる構成としたが、短絡信号ＳＰで短絡用トランジ
スタＴｒＳのみをオン状態として両ビット線をＶｃｃ／
２で短絡する構成とするＳＲＡＭも実用化されている。
［発明が解決しようとする課題］
ところが、上記のように構成されるＳＲＡ Ｍでは、各
コラムの短絡回路１に短絡信号ＳＰか同時に出力される
ので、第９図に示すように例えば多数のコラムにおいて
ビット線ＢＬの電位ＶＢＬが同時に上昇し、これと同時
に短絡電流が流れるため、ＳＲＡＭ全体として第１０図
に示すような鋭いピーク電流Ｉｔ）が流れる。すると、
このピーク電流Ｉｐの発生に同期して電源電圧ＶＣＣが
瞬間的に下降することによりＳＲＡＭ内で誤動作が発生
するという問題点かあった。また、データの入出力に先
立ってバス線を短絡状態とする構成も採用されているが
、前記ピット線Ｂ１、Ｂ石を短絡する場合と同様な問題
点が生じていた。
コラムの短絡回路１に短絡信号ＳＰか同時に出力される
ので、第９図に示すように例えば多数のコラムにおいて
ビット線ＢＬの電位ＶＢＬが同時に上昇し、これと同時
に短絡電流が流れるため、ＳＲＡＭ全体として第１０図
に示すような鋭いピーク電流Ｉｔ）が流れる。すると、
このピーク電流Ｉｐの発生に同期して電源電圧ＶＣＣが
瞬間的に下降することによりＳＲＡＭ内で誤動作が発生
するという問題点かあった。また、データの入出力に先
立ってバス線を短絡状態とする構成も採用されているが
、前記ピット線Ｂ１、Ｂ石を短絡する場合と同様な問題
点が生じていた。
この発明の目的は、ビット線あるいはバス線等のビット
線をセル情報の入出力に先立って短絡状態とする半導体
記憶装置において、短絡時におけるピーク電流の発生を
防止して誤動作を未然に防止し得る半導体記憶装置を提
供するにある。
線をセル情報の入出力に先立って短絡状態とする半導体
記憶装置において、短絡時におけるピーク電流の発生を
防止して誤動作を未然に防止し得る半導体記憶装置を提
供するにある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。すなわち−各コラ
ムのメモリ・セル２にセル情報を入出力する一対ずつの
送信線Ｂ１、ＢＬに短絡回路ｌがそれぞれ設けられ、セ
ル情報の入出力動作に先立って短絡信号発生回路３から
短絡信号が各短絡回路１に出力されると、各送信線Ｂ１
、Ｂ工が短絡されて、セル情報の入出力動作速度が向上
される。
ムのメモリ・セル２にセル情報を入出力する一対ずつの
送信線Ｂ１、ＢＬに短絡回路ｌがそれぞれ設けられ、セ
ル情報の入出力動作に先立って短絡信号発生回路３から
短絡信号が各短絡回路１に出力されると、各送信線Ｂ１
、Ｂ工が短絡されて、セル情報の入出力動作速度が向上
される。
そして、短絡信号発生回路３にはすくなくとも二つ以上
の出力端子Ｐ１、Ｐ２が設けられ、各短絡回路１はその
出力端子Ｐ１、Ｐ２のいずれかに接続され、各出力端子
Ｐ１、Ｐ２から出力する短絡信号は互いに位相差を設け
ている。
の出力端子Ｐ１、Ｐ２が設けられ、各短絡回路１はその
出力端子Ｐ１、Ｐ２のいずれかに接続され、各出力端子
Ｐ１、Ｐ２から出力する短絡信号は互いに位相差を設け
ている。
［作用］
各コラムの送信線Ｂ１、ＢＬは短絡信号発生回路３のい
ずれかの出力端子ＰＩ、Ｐ２から出力される短絡信号に
基いて短絡されるので、その短絡電流は短絡信号の位相
差に基いて時間的に分散される。
ずれかの出力端子ＰＩ、Ｐ２から出力される短絡信号に
基いて短絡されるので、その短絡電流は短絡信号の位相
差に基いて時間的に分散される。
［実施例］
以下、この発明を具体化した一実施例を第２図〜第７図
に従って説明する。なお、前記従来例と同一構成部分は
同一番号を付してその説明を省略する。
に従って説明する。なお、前記従来例と同一構成部分は
同一番号を付してその説明を省略する。
第２図に示すように、短絡信号発生回路３には２本の出
力端子Ｐ１、Ｐ２が設けられ、このＳＲＡＭの各コラム
のビット線短絡回路１にはこの出力端子Ｐ１、Ｐ２のい
ずれかが接続されている。
力端子Ｐ１、Ｐ２が設けられ、このＳＲＡＭの各コラム
のビット線短絡回路１にはこの出力端子Ｐ１、Ｐ２のい
ずれかが接続されている。
すなわち、このＳＲＡＭの全コラムは出力端子Ｐ１に接
続されるものと、出力端子Ｐ２に接続されるものに部分
されている。そして、短絡信号発生回路２はクロック信
号発生回路４から出力されるクロック信号ＡＰに基いて
出力端子ＰＩ、Ｐ２に位相が若干ずれた短絡信号ＳＰ１
．ＳＰ２を出力するようになっている。
続されるものと、出力端子Ｐ２に接続されるものに部分
されている。そして、短絡信号発生回路２はクロック信
号発生回路４から出力されるクロック信号ＡＰに基いて
出力端子ＰＩ、Ｐ２に位相が若干ずれた短絡信号ＳＰ１
．ＳＰ２を出力するようになっている。
次に、その短絡信号ＳＰ１．ＳＰ２の形成過程を説明す
ると、第３図に示すアドレスバッファ回路は一つの入力
端子Ｔｉ１に対し二つの出力端子］゛ｏ１．ＴＴＴを備
え、入力端子ＴＮから両出力端子Ｔ０１、 ’Ｉ’０１
までのインバータ回路の段数差により両出力端子Ｔｏｌ
、 Ｔｏｌには常に逆相の出力信号が出力される。そし
て、第６図に示すアドレスチェンジ信号Ａが入力端子Ｔ
ｉ１に入力されると、両出力端子Ｔｏ１． Ｔｏｌの一
方からＨレベル、他方からＬレベルの出力信号が出力さ
れ、その出力信号に基くアドレス選択回路の動作により
所定のアドレスか選択されるようになっている。また、
このアドレスバッファ回路には入力端子Ｔｉ１から二段
のインバータ回路５１．５ｍを介して出力端子Ａ Ｐ
Ｓが接続され、この出力端子ＡＰＳからアドレスチェン
ジ信号Ａに対しインバータ回路５Ｊ、５ｍの動作時間だ
け遅れた出力信号が出力される。
ると、第３図に示すアドレスバッファ回路は一つの入力
端子Ｔｉ１に対し二つの出力端子］゛ｏ１．ＴＴＴを備
え、入力端子ＴＮから両出力端子Ｔ０１、 ’Ｉ’０１
までのインバータ回路の段数差により両出力端子Ｔｏｌ
、 Ｔｏｌには常に逆相の出力信号が出力される。そし
て、第６図に示すアドレスチェンジ信号Ａが入力端子Ｔ
ｉ１に入力されると、両出力端子Ｔｏ１． Ｔｏｌの一
方からＨレベル、他方からＬレベルの出力信号が出力さ
れ、その出力信号に基くアドレス選択回路の動作により
所定のアドレスか選択されるようになっている。また、
このアドレスバッファ回路には入力端子Ｔｉ１から二段
のインバータ回路５１．５ｍを介して出力端子Ａ Ｐ
Ｓが接続され、この出力端子ＡＰＳからアドレスチェン
ジ信号Ａに対しインバータ回路５Ｊ、５ｍの動作時間だ
け遅れた出力信号が出力される。
第４図に示すタロツク信号発生回路４は入力端子Ｔｉ２
．’Ｉ’ｉ２が前記アドレスバッファ回路の出力端子Ｔ
ｏｌ、 Ｔｏｌに接続される。そして、一方の入力端子
Ｔｉ１はインバータ回路５ａ、５ｂ及びＮＡＮＤ回路６
ａを介してＮＡＮＤ回路６ｂの一方の入力端子に接続さ
れ、他方の入力端子Ｔｉ２は同様にインバータ回路５ｃ
、５ｄ及びＮＡＮＤ回路６Ｃを介してＮＡＮＤ回路６ｂ
の他方の入力端子に接続され、同ＮＡＮＤ回路６ｂはイ
ンバータ回路５ｅを介して出力端子１゛０２に接続され
ている。また、入力端子Ｔｉ３は前記アドレスバッファ
回路の出力端子ＡＰＳに接続され、前記ＮＡＮＤ回路６
ａの他方の入力端子に接続されるとともに、インバータ
回路５ｆを介してＮ Ａ Ｎ Ｄ回路６ｃの他方の入力
端子に接続されている。
．’Ｉ’ｉ２が前記アドレスバッファ回路の出力端子Ｔ
ｏｌ、 Ｔｏｌに接続される。そして、一方の入力端子
Ｔｉ１はインバータ回路５ａ、５ｂ及びＮＡＮＤ回路６
ａを介してＮＡＮＤ回路６ｂの一方の入力端子に接続さ
れ、他方の入力端子Ｔｉ２は同様にインバータ回路５ｃ
、５ｄ及びＮＡＮＤ回路６Ｃを介してＮＡＮＤ回路６ｂ
の他方の入力端子に接続され、同ＮＡＮＤ回路６ｂはイ
ンバータ回路５ｅを介して出力端子１゛０２に接続され
ている。また、入力端子Ｔｉ３は前記アドレスバッファ
回路の出力端子ＡＰＳに接続され、前記ＮＡＮＤ回路６
ａの他方の入力端子に接続されるとともに、インバータ
回路５ｆを介してＮ Ａ Ｎ Ｄ回路６ｃの他方の入力
端子に接続されている。
そして、アドレスチェンジ信号Ａかアドレスバッファ回
路に入力される毎に同アドレスバヴファ回路の作用によ
り前記入力端子′ｒ１３には入力端子Ｔ＋２へのＨレベ
ルあるいはＬレベルの人力信号と逆相の入力信号か入力
されるとともに、一定時間後に両入力端子Ｔｉ２．Ｔｉ
３の入力信号が同相となるなめ、このタロツク信号発生
回路４から第６図に示すクロック信号ＡＰかアドレスチ
ェンジ毎に出力されるようになっている。
路に入力される毎に同アドレスバヴファ回路の作用によ
り前記入力端子′ｒ１３には入力端子Ｔ＋２へのＨレベ
ルあるいはＬレベルの人力信号と逆相の入力信号か入力
されるとともに、一定時間後に両入力端子Ｔｉ２．Ｔｉ
３の入力信号が同相となるなめ、このタロツク信号発生
回路４から第６図に示すクロック信号ＡＰかアドレスチ
ェンジ毎に出力されるようになっている。
第５し１に示す短絡信号発生回路３の入力端子１゛１４
は偶数段のインバータ回路で構成される遅延回路７に二
段のインバータ回路５ｇ、５ｈを介して出力端子Ｐ１が
接続されている。また、遅延回路７の出力信号はＮＡＮ
Ｄ回路６ｄの一方の入力端子に入力され、前記出力端子
Ｐ１の出力信号が二段のインバータ回ｉ？８５ｉ、５ｊ
を介してＮＡＮＤ回路６ｄの他方の入力端子に入力され
ている。そじて、ＮＡＮＤ回路６ｄはインバータ回路５
ｋを介して出力端子Ｐ２に接続されている。
は偶数段のインバータ回路で構成される遅延回路７に二
段のインバータ回路５ｇ、５ｈを介して出力端子Ｐ１が
接続されている。また、遅延回路７の出力信号はＮＡＮ
Ｄ回路６ｄの一方の入力端子に入力され、前記出力端子
Ｐ１の出力信号が二段のインバータ回ｉ？８５ｉ、５ｊ
を介してＮＡＮＤ回路６ｄの他方の入力端子に入力され
ている。そじて、ＮＡＮＤ回路６ｄはインバータ回路５
ｋを介して出力端子Ｐ２に接続されている。
従って、このように構成された短絡信号発生回路３では
入力端子Ｔｉ４にタロツク信号ＡＰが入力されると、第
６図に示すように遅延回！ｉ’ｇ７及びＮＡＮＤ四Ｂ
６ ｄの動作時間の累積に基く一定時間後に出力端子２
１からＨレベルの出力信号ＳＰ１が出力され、さらにイ
ンバータ回路５ｉ、５ｊ。
入力端子Ｔｉ４にタロツク信号ＡＰが入力されると、第
６図に示すように遅延回！ｉ’ｇ７及びＮＡＮＤ四Ｂ
６ ｄの動作時間の累積に基く一定時間後に出力端子２
１からＨレベルの出力信号ＳＰ１が出力され、さらにイ
ンバータ回路５ｉ、５ｊ。
５ｋ及びＮＡＮＤ回路６ ｉｌの動作時間の累積分だけ
遅れて出力端子Ｐ２からＨレベルの出力信号Ｓ２２が出
力されるようになっている。そして、タロツク信号ＡＰ
がＬレベルに立ち下がると、出力信号ＳＰＩ、ＳＰ２は
一定時間後に同時にＬレベルとなる。
遅れて出力端子Ｐ２からＨレベルの出力信号Ｓ２２が出
力されるようになっている。そして、タロツク信号ＡＰ
がＬレベルに立ち下がると、出力信号ＳＰＩ、ＳＰ２は
一定時間後に同時にＬレベルとなる。
さて、このように構成されたＳＲＡＭでは、アドレスチ
ェンジ信号Ａに基いて前記アドレスバッファ回路及びタ
ロツク信号発生回路・１の動作によりクロック信号Ａ
Ｉ）が出力されると、第６図に示すようにそのクロック
信号Ａ Ｉ）に基いて短絡信号発生口＃１３の出力端子
Ｐ１．Ｐ２から立上がり動作にずれが生じた短絡信号Ｓ
Ｐ１．ＳＰ２が出力される。そして、このような短絡信
づが各メモリセルの短絡回路１に出力されると、まず出
力端子Ｐ１に接続された各コラムのビット線Ｂ １．、
、１ 。
ェンジ信号Ａに基いて前記アドレスバッファ回路及びタ
ロツク信号発生回路・１の動作によりクロック信号Ａ
Ｉ）が出力されると、第６図に示すようにそのクロック
信号Ａ Ｉ）に基いて短絡信号発生口＃１３の出力端子
Ｐ１．Ｐ２から立上がり動作にずれが生じた短絡信号Ｓ
Ｐ１．ＳＰ２が出力される。そして、このような短絡信
づが各メモリセルの短絡回路１に出力されると、まず出
力端子Ｐ１に接続された各コラムのビット線Ｂ １．、
、１ 。
ＢＬＩが短絡され、第６図に示すように例えばビット線
ＢＬＩの電位ＶＢＬＩが上昇し、これと同時に第７図に
示す第一の短絡電流■１がと・Ｖｈ線ｎに流れる。
ＢＬＩの電位ＶＢＬＩが上昇し、これと同時に第７図に
示す第一の短絡電流■１がと・Ｖｈ線ｎに流れる。
つづいて、出力端子Ｐ２に出力される短絡信号ＳＰ２に
より同出力端子Ｐ２に接続された各コラムのビット線Ｂ
Ｌ２．ＢＬ２が短絡されて第二の短絡電流Ｉ２が流れる
。
より同出力端子Ｐ２に接続された各コラムのビット線Ｂ
Ｌ２．ＢＬ２が短絡されて第二の短絡電流Ｉ２が流れる
。
従って、このＳＲＡＭでは短絡信号発生回路３の出力端
子ＰＩ、Ｐ２から位相差をつけて出力される短絡信号Ｓ
ＰＩ、ＳＰ２により、多数のコラムのビット線に流れる
短絡電流１１．１２は時間的に部分されて流れるため、
ビット線短絡にともなう全短絡電流Ｉ３は第−及び第二
の短絡電流１１、Ｉ２の総和となってピークの低いもの
となり、電源電圧の降下を未然に防止することができる
。
子ＰＩ、Ｐ２から位相差をつけて出力される短絡信号Ｓ
ＰＩ、ＳＰ２により、多数のコラムのビット線に流れる
短絡電流１１．１２は時間的に部分されて流れるため、
ビット線短絡にともなう全短絡電流Ｉ３は第−及び第二
の短絡電流１１、Ｉ２の総和となってピークの低いもの
となり、電源電圧の降下を未然に防止することができる
。
なお、この発明はセル情報の入出力に先立ってバス線を
短絡する場合にも同様に実施することができる。
短絡する場合にも同様に実施することができる。
［発明の効果］
以上詳述したように、この発明はビ・ット線あるいはバ
ス線等の送信線をセル情報の入出力に先立って短絡状態
とする半導体記憶装置において一短絡時におけるピーク
電流の発生を防止して誤動作を未然に防止することがで
きる優れた効果を発揮する。
ス線等の送信線をセル情報の入出力に先立って短絡状態
とする半導体記憶装置において一短絡時におけるピーク
電流の発生を防止して誤動作を未然に防止することがで
きる優れた効果を発揮する。
第１図は本発明の原理説明図、第２図は本発明の実施例
を示すＳＲＡＭの回路図、第３図はアドレスバッファ回
路を示す論理回路図、第４図はタロツク信号発生回路を
示す論理回路図−第５図は短絡信号発生回路を示す論理
回路図、第６図は実施例のＳＲＡＭ各部の電圧波形図、
第７図は同じく短絡電流波形図、第８図は従来のＳＲＡ
Ｍの回路図、第９図はその電圧波形図、第１０図はその
短絡電流波形図である。 図中、１は短絡回路、２はメモリセル、３は雑纂１図 第６図 Ｓ ＲＡＭ＠部の電圧潰形図 第 マ 図 第１０図 従来の短絡電流濃形図 第９図 住寮のＳＲＡＭ＠部の電圧波形図
を示すＳＲＡＭの回路図、第３図はアドレスバッファ回
路を示す論理回路図、第４図はタロツク信号発生回路を
示す論理回路図−第５図は短絡信号発生回路を示す論理
回路図、第６図は実施例のＳＲＡＭ各部の電圧波形図、
第７図は同じく短絡電流波形図、第８図は従来のＳＲＡ
Ｍの回路図、第９図はその電圧波形図、第１０図はその
短絡電流波形図である。 図中、１は短絡回路、２はメモリセル、３は雑纂１図 第６図 Ｓ ＲＡＭ＠部の電圧潰形図 第 マ 図 第１０図 従来の短絡電流濃形図 第９図 住寮のＳＲＡＭ＠部の電圧波形図
Claims (1)
- 【特許請求の範囲】 １、各コラムのメモリ・セル（２）にセル情報を入出力
する一対ずつのビット線（ＢＬ、□）に短絡回路（１）
をそれぞれ備え、セル情報の入出力動作に先立って短絡
信号発生回路（３）から短絡信号を各短絡回路（１）に
出力することにより各送信線（ＢＬ、□）を短絡して、
セル情報の入出力動作速度を向上させた半導体記憶装置
において、 短絡信号発生回路（３）にすくなくとも二つ以上の出力
端子（Ｐ＿１、Ｐ＿２）を設け、各短絡回路（１）はそ
の出力端子（Ｐ＿１、Ｐ＿２）のいずれかに接続し、各
出力端子（Ｐ＿１、Ｐ＿２）から出力する短絡信号は互
いに位相差を設けたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289698A JPH02134798A (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
| US08/718,014 US5719812A (en) | 1988-11-16 | 1996-09-03 | Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289698A JPH02134798A (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134798A true JPH02134798A (ja) | 1990-05-23 |
Family
ID=17746588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289698A Pending JPH02134798A (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010892A1 (en) * | 1997-08-29 | 1999-03-04 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (sram) |
| JP2010021667A (ja) * | 2008-07-08 | 2010-01-28 | Zoom Corp | ステレオ収録用マイクロホンユニット |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS619893A (ja) * | 1984-06-22 | 1986-01-17 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型メモリ装置 |
-
1988
- 1988-11-16 JP JP63289698A patent/JPH02134798A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS619893A (ja) * | 1984-06-22 | 1986-01-17 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型メモリ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010892A1 (en) * | 1997-08-29 | 1999-03-04 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (sram) |
| US6160733A (en) * | 1997-08-29 | 2000-12-12 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (SRAM) |
| JP2010021667A (ja) * | 2008-07-08 | 2010-01-28 | Zoom Corp | ステレオ収録用マイクロホンユニット |
| US8184815B2 (en) | 2008-07-08 | 2012-05-22 | Kabushiki Kaisha ZOOM | Microphone unit for stereophonic recording |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960011709A (ko) | 반도체 기억장치 | |
| JPH07326190A (ja) | 半導体記憶装置 | |
| JP2001344994A (ja) | 同期型半導体記憶装置 | |
| KR100317317B1 (ko) | 반도체입력장치의셋업/홀드타임제어회로 | |
| EP0115140B1 (en) | Decoder circuit | |
| US4970693A (en) | Semiconductor memory device with internal control signal based upon output timing | |
| JPH06267274A (ja) | 改良された出力ドライバを含むメモリ記憶装置及びデータ処理システム | |
| JP2532740B2 (ja) | アドレス遷移検出回路 | |
| US4733377A (en) | Asynchronous semiconductor memory device | |
| JPS6376193A (ja) | 半導体記憶装置 | |
| JPH02134798A (ja) | 半導体記憶装置 | |
| JP3048785B2 (ja) | カラムアドレス遷移検出回路 | |
| US7430268B2 (en) | Dynamic shift register with built-in disable circuit | |
| JPH01238217A (ja) | 半導体集積回路の誤動作防止回路 | |
| JPS59117315A (ja) | パルス発生回路 | |
| JPS6378394A (ja) | プリチヤ−ジクロツク発生回路 | |
| US6472907B2 (en) | Input buffer of a semiconductor device that gives only a small scattering in delay time | |
| JPH0215956B2 (ja) | ||
| US4620298A (en) | High-speed output circuit | |
| JPH09261021A (ja) | 信号遷移検出回路 | |
| JPH04331506A (ja) | パルス発生器 | |
| KR960001422Y1 (ko) | 반도체 소자용 버퍼 | |
| KR100190099B1 (ko) | 데이터 라인 등화 장치 | |
| JPS5963821A (ja) | トランジシヨンデイテクタ回路 | |
| JP2935605B2 (ja) | 半導体集積回路装置 |