JPS6376193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6376193A JPS6376193A JP61221020A JP22102086A JPS6376193A JP S6376193 A JPS6376193 A JP S6376193A JP 61221020 A JP61221020 A JP 61221020A JP 22102086 A JP22102086 A JP 22102086A JP S6376193 A JPS6376193 A JP S6376193A
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- JP
- Japan
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- resetting
- circuit
- wiring
- transistors
- clock
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11—INFORMATION STORAGE
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データバスのりセントを複数ケ所で異なるジェネレータ
を用いて行なうことを特徴とした半導体記憶装置。
を用いて行なうことを特徴とした半導体記憶装置。
本発明は半導体記憶装置、特にそのデータバスのリセッ
トに関する。
トに関する。
半導体記憶装置は既知のようにメモリセルアレイ、ロー
／コラムデコーダ、アドレスバッファ、入／出力バッフ
ァなどからなる。第６図は２５６Ｋ ＤＲＡＭの構成
を示すブロック図で、１０はメモリセルアレイ、１２は
ローデコーダ、工４はコラムデコーダ、工６はセンスア
ンプ及びＩ１０ゲート、１８．２０はアドレスバッファ
、２２はデータ入力（１１ｆ込みデータ）バ：ノファ、
２４はデータ出力（読出しデータ）バッファ、２６，２
８．３０はクロックジェネレータ、３２はリフレッシュ
コントローラ、３４はアドレスカウンタ、３６は基板バ
イアスジェネレータである。
／コラムデコーダ、アドレスバッファ、入／出力バッフ
ァなどからなる。第６図は２５６Ｋ ＤＲＡＭの構成
を示すブロック図で、１０はメモリセルアレイ、１２は
ローデコーダ、工４はコラムデコーダ、工６はセンスア
ンプ及びＩ１０ゲート、１８．２０はアドレスバッファ
、２２はデータ入力（１１ｆ込みデータ）バ：ノファ、
２４はデータ出力（読出しデータ）バッファ、２６，２
８．３０はクロックジェネレータ、３２はリフレッシュ
コントローラ、３４はアドレスカウンタ、３６は基板バ
イアスジェネレータである。
メモリセルアレイ１０は多数のワード線とビット線及び
これらの各交点に配設されるメモリセルを備える。ＤＲ
ＡＭのメモリセルは１トランジスタ１キヤパシタ型が一
般的で、該トランジスタのドレインがビット線に、ゲー
トがワード線に接続され、ローデコーダによりワード線
が選択されると該ワード線に属する全メモリセルのトラ
ンジスタがオンになってそのキャパシタを各々のビット
線に接続し、各ビット線の電位をキャパシタ電荷（記憶
情報）に従って変える。これはセンスアンプにより増幅
され、そしてコラムデコーダにより選択されたセンスア
ンプ出力の１つがデータバスＤＢへ取出され、データ出
力バッファ２４を通して読出しデータＤｏとして出力さ
れる。
これらの各交点に配設されるメモリセルを備える。ＤＲ
ＡＭのメモリセルは１トランジスタ１キヤパシタ型が一
般的で、該トランジスタのドレインがビット線に、ゲー
トがワード線に接続され、ローデコーダによりワード線
が選択されると該ワード線に属する全メモリセルのトラ
ンジスタがオンになってそのキャパシタを各々のビット
線に接続し、各ビット線の電位をキャパシタ電荷（記憶
情報）に従って変える。これはセンスアンプにより増幅
され、そしてコラムデコーダにより選択されたセンスア
ンプ出力の１つがデータバスＤＢへ取出され、データ出
力バッファ２４を通して読出しデータＤｏとして出力さ
れる。
各ビット線はセンスアンプよりＢＬと肛の対として延び
ており、センスアンプが動作すると例えば一方がＨレベ
ルであるＶ ＣＣ％他方がＬレベルであるＶＳＳになる
。データバスもＤＢ、ＤＢの対で構成され、第７図にこ
のデータバス部の概要を、第８図に詳細を示す。
ており、センスアンプが動作すると例えば一方がＨレベ
ルであるＶ ＣＣ％他方がＬレベルであるＶＳＳになる
。データバスもＤＢ、ＤＢの対で構成され、第７図にこ
のデータバス部の概要を、第８図に詳細を示す。
データバスはメモリチップの長辺の半分又は全部程度の
長さを持ち、等測的には分布抵抗Ｒと寄生容量Ｃからな
るＲＣ回路で表わせる。データを読出すと一方がＨレベ
ル、他方がＬレベルになるが、次のデータを読出す前に
リセットして電源電位、零電位または中間電位にし、次
のデータを読み出す時には再びこの状態でビット線ＢＬ
、ＢＬを接続して該ビット線電位に応じたＨ、 Ｌ電位
をとらせるようにする。第８図（ａ）は中間電位とする
タイプ、第８図ｆｂ）は零（グランド）電位とするタイ
プである。リセットクロック発生器４０によりリセット
クロックφＲＥＳ を発生して、第８図（ａ）でトラ
ンジスタＴｒ＋をオンにするとデータバスＤＢ、ＤＢが
短絡されて、Ｈレベル側は放電、Ｌレベル側は充電され
てこれらは共にＨ，Ｌレベルの中間レベルになり、第８
図（ｂ）でトランジスタＴ ｒ ２ 。
長さを持ち、等測的には分布抵抗Ｒと寄生容量Ｃからな
るＲＣ回路で表わせる。データを読出すと一方がＨレベ
ル、他方がＬレベルになるが、次のデータを読出す前に
リセットして電源電位、零電位または中間電位にし、次
のデータを読み出す時には再びこの状態でビット線ＢＬ
、ＢＬを接続して該ビット線電位に応じたＨ、 Ｌ電位
をとらせるようにする。第８図（ａ）は中間電位とする
タイプ、第８図ｆｂ）は零（グランド）電位とするタイ
プである。リセットクロック発生器４０によりリセット
クロックφＲＥＳ を発生して、第８図（ａ）でトラ
ンジスタＴｒ＋をオンにするとデータバスＤＢ、ＤＢが
短絡されて、Ｈレベル側は放電、Ｌレベル側は充電され
てこれらは共にＨ，Ｌレベルの中間レベルになり、第８
図（ｂ）でトランジスタＴ ｒ ２ 。
Ｔｒ３をオンにするとデータバスＤＢ、ＤＢはグランド
へ接続されて、Ｈレベル側は放電し、共に零電位になる
。第５図（ａｌに前者の場合の、また第５図（ｂ）に後
者の場合の波形図を示す。
へ接続されて、Ｈレベル側は放電し、共に零電位になる
。第５図（ａｌに前者の場合の、また第５図（ｂ）に後
者の場合の波形図を示す。
従来、データバスのリセットは第８図（ａｌ （ｂｌに
示すようにデータバスＤＢ、ＤＢの一端、出カバソファ
の近傍Ａ、Ａ’ 、で行なっており、このため第５図（
ａ） （ｂｌに示すように該一端Ａ、Ａ’では比較的速
やかにリセット電位即ち（ａ）なら中間電位、（ｂ）な
らＶＳＳになるが、他端Ｂ、Ｂ′ではデータバスの持つ
ＲＣによる遅延が加わり、リセット電位になるのが遅く
なる。リセットが完了しないと次のビット線選択（デー
タバスへの選択ビット線の接続）を行なうことはできな
いから、これはアクセスタイムを大にする。
示すようにデータバスＤＢ、ＤＢの一端、出カバソファ
の近傍Ａ、Ａ’ 、で行なっており、このため第５図（
ａ） （ｂｌに示すように該一端Ａ、Ａ’では比較的速
やかにリセット電位即ち（ａ）なら中間電位、（ｂ）な
らＶＳＳになるが、他端Ｂ、Ｂ′ではデータバスの持つ
ＲＣによる遅延が加わり、リセット電位になるのが遅く
なる。リセットが完了しないと次のビット線選択（デー
タバスへの選択ビット線の接続）を行なうことはできな
いから、これはアクセスタイムを大にする。
本発明はか＼る点を改善し、メモリの高速読出しを可能
にしようとするものである。
にしようとするものである。
本発明は、メモリセルアレイ （１ｏ）の各ビット線が
、コラムデコーダ（１４）の出力でオンオフされるＩ／
Ｏゲート （１６）を介して接続されるデータバス（Ｄ
Ｂ、ＤＢ）を備える半導体記憶装置において、該データ
バスの複数個所に、該データバスをリセットするトラン
ジスタ（Ｔｒｕ〜Ｔ ｒ１３ 。
、コラムデコーダ（１４）の出力でオンオフされるＩ／
Ｏゲート （１６）を介して接続されるデータバス（Ｄ
Ｂ、ＤＢ）を備える半導体記憶装置において、該データ
バスの複数個所に、該データバスをリセットするトラン
ジスタ（Ｔｒｕ〜Ｔ ｒ１３ 。
Ｔ ｒＨ〜Ｔ ｒ２３ 、 Ｔ ｒ３１〜Ｔ ｒ３３）
を配設し、またこれらのトランジスタをオンさせるリセ
ットクロックを発生する回路（４０，４０ｂ、 ４０ｃ
）を該複数個所の各々に設け、更にこれらのりセットク
ロック発生回路へ該回路トリガ用のクロックを供給する
配線（Ｊ）を設けたことを特徴とするものである。
を配設し、またこれらのトランジスタをオンさせるリセ
ットクロックを発生する回路（４０，４０ｂ、 ４０ｃ
）を該複数個所の各々に設け、更にこれらのりセットク
ロック発生回路へ該回路トリガ用のクロックを供給する
配線（Ｊ）を設けたことを特徴とするものである。
この装置によればデータバスの高速リセットが可能にな
り、ひいてはメモリの高速動作が可能になる。
り、ひいてはメモリの高速動作が可能になる。
第１図〜第３図に本発明の実施例を示す。第１図ではデ
ータバスＤＢ、ＤＢを出力バッファ２４ニ近い一端Ａ、
Ａ’ 、出カバソファとは反対側の他端Ｂ、Ｂ’ 、お
よびこれらの中間ｃ、 ｃ’の３箇所でトランジスタＴ
ｒｕ 、 Ｔ ｒｘｚ 、 Ｔ ｒ１３により短絡し
、リセットを行なう。これらのトランジスタにそれぞれ
リセットクロック発生器を配設し、これらのリセットク
ロック発生器４０，４０ｂ。
ータバスＤＢ、ＤＢを出力バッファ２４ニ近い一端Ａ、
Ａ’ 、出カバソファとは反対側の他端Ｂ、Ｂ’ 、お
よびこれらの中間ｃ、 ｃ’の３箇所でトランジスタＴ
ｒｕ 、 Ｔ ｒｘｚ 、 Ｔ ｒ１３により短絡し
、リセットを行なう。これらのトランジスタにそれぞれ
リセットクロック発生器を配設し、これらのリセットク
ロック発生器４０，４０ｂ。
４０ｃをトリガするクロックφを配線ｌにより各発生器
へ供給する。第２図ではデータバスＤＢ。
へ供給する。第２図ではデータバスＤＢ。
ＤＢを出力バッファ２４に近い一端Ａ、Ａ’で、出力バ
ッファとは反対側の他端Ｂ、Ｂ′で、およびこれらの中
間ｃ、ｃ’でトランジスタＴ ｒｚｓとＴ ｒ３ｔ 、
Ｔ ｒｚｚとＴ ｒ３ｚ 、 Ｔ ｒｚｓとＴｒ３３
によりグランドへ接続し、第３図では該一端Ａ、Ａ′、
他端Ｂ、Ｂ’ 、および中間点ｃ、ｃ’でトランジスタ
Ｔｒ１１〜Ｔｒ１３１ Ｔｒ２１〜Ｔｒ２３．Ｔｒ３１
〜Ｔｒ３３によりデータバスＤＢ、ＤＢを短絡およびグ
ランドへの接続を行ない、これらのトランジスタへはリ
セットクロック発生器４０，４０ｂ、４０ｃを配設し、
これらのクロック発生器へは配線βを通してトリガ用の
クロックφを供給する。
ッファとは反対側の他端Ｂ、Ｂ′で、およびこれらの中
間ｃ、ｃ’でトランジスタＴ ｒｚｓとＴ ｒ３ｔ 、
Ｔ ｒｚｚとＴ ｒ３ｚ 、 Ｔ ｒｚｓとＴｒ３３
によりグランドへ接続し、第３図では該一端Ａ、Ａ′、
他端Ｂ、Ｂ’ 、および中間点ｃ、ｃ’でトランジスタ
Ｔｒ１１〜Ｔｒ１３１ Ｔｒ２１〜Ｔｒ２３．Ｔｒ３１
〜Ｔｒ３３によりデータバスＤＢ、ＤＢを短絡およびグ
ランドへの接続を行ない、これらのトランジスタへはリ
セットクロック発生器４０，４０ｂ、４０ｃを配設し、
これらのクロック発生器へは配線βを通してトリガ用の
クロックφを供給する。
第３図（ａ）は第１図のまた第３図（ｂ）は第２図の動
作波形を示す。リセットクロック発生器４０へはパルス
φが直接入力するが、リセットクロック発生器４０ｃ、
４０ｂへは配線βを通して入力するので該配線の抵抗と
寄生容量による遅延が加わり、これらを実際にトリガす
るパルスφＣ１φＢはφより遅れる。このため発生器４
０．４０ｃ、４０ｂが出力するリセットクロックφ
、φ’ＲＥＳ ＩＥＳ φ“ＲＥＳはこの順で遅れ、トランジスタ’ｐｒｏ、’
ｒｒ１３． Ｔ ｒｔｚおよびＴｒｚｘ 、 ｒｔｚ３
． ＴｒｚｘおよびＴ ｒ３１． Ｔ ｒｔｚ、 Ｔ
ｒ３ｚは逐次オンしてデータバスＤＢ、ＤＢの短絡また
はグランドへの接続を行なう。
作波形を示す。リセットクロック発生器４０へはパルス
φが直接入力するが、リセットクロック発生器４０ｃ、
４０ｂへは配線βを通して入力するので該配線の抵抗と
寄生容量による遅延が加わり、これらを実際にトリガす
るパルスφＣ１φＢはφより遅れる。このため発生器４
０．４０ｃ、４０ｂが出力するリセットクロックφ
、φ’ＲＥＳ ＩＥＳ φ“ＲＥＳはこの順で遅れ、トランジスタ’ｐｒｏ、’
ｒｒ１３． Ｔ ｒｔｚおよびＴｒｚｘ 、 ｒｔｚ３
． ＴｒｚｘおよびＴ ｒ３１． Ｔ ｒｔｚ、 Ｔ
ｒ３ｚは逐次オンしてデータバスＤＢ、ＤＢの短絡また
はグランドへの接続を行なう。
このようにしてデータバスＤＢ、ＤＢは一端、他端、お
よび中間で短絡又はグランドへの接続を行なわれ、速や
かにリセットレベルをとるようになる。トランジスタＴ
ｒｒｔ ＊ Ｔ ｒ１３ 、・・・・・・による短絡
またはグランドへの接続は、配線βの抵抗および寄生容
量による遅延で同時には行なわれず、逐次行なわれるこ
とになるが、この遅れは、データバスを一端で短絡また
は地絡する場合の他端リセット完了遅れに比べれば遥か
に小さく、従って全体として高速リセットが可能になる
。
よび中間で短絡又はグランドへの接続を行なわれ、速や
かにリセットレベルをとるようになる。トランジスタＴ
ｒｒｔ ＊ Ｔ ｒ１３ 、・・・・・・による短絡
またはグランドへの接続は、配線βの抵抗および寄生容
量による遅延で同時には行なわれず、逐次行なわれるこ
とになるが、この遅れは、データバスを一端で短絡また
は地絡する場合の他端リセット完了遅れに比べれば遥か
に小さく、従って全体として高速リセットが可能になる
。
第３図ではデータバスＤＢ、ＤＢの短絡と地絡が同時に
行なわれ、やはり速やかに該データバスはグランドレベ
ルへリセットされる。
行なわれ、やはり速やかに該データバスはグランドレベ
ルへリセットされる。
第１図〜第３図では短絡、地絡用トランジスタおよびリ
セットクロック発生器は各３組あるので、第８図のそれ
と比べて小型化してよい。またこれらは３組とは限らず
、更に増加させて４組などとしても、又は減少させて両
端のみの２組としてもよい。データバスのリセットレベ
ルはＶｃｃレベルとする場合もあるが、この場合はトラ
ンジスタＴｒｚ＋ 〜Ｔ ｒｚｓ 、 Ｔ ｒｎ 〜Ｔ
ｒ３ｓによりデータバスＤＢ、ＤＢを電源Ｖｃｃヘプ
ルアップすればよい。
セットクロック発生器は各３組あるので、第８図のそれ
と比べて小型化してよい。またこれらは３組とは限らず
、更に増加させて４組などとしても、又は減少させて両
端のみの２組としてもよい。データバスのリセットレベ
ルはＶｃｃレベルとする場合もあるが、この場合はトラ
ンジスタＴｒｚ＋ 〜Ｔ ｒｚｓ 、 Ｔ ｒｎ 〜Ｔ
ｒ３ｓによりデータバスＤＢ、ＤＢを電源Ｖｃｃヘプ
ルアップすればよい。
以上説明したように本発明によればデータバスの高速リ
セットが可能になり、ひいてはメモリの高速動作が可能
になる。
セットが可能になり、ひいてはメモリの高速動作が可能
になる。
第１図〜第３図は本発明の実施例を示す回路図、第４図
および第５図は動作説明用の波形図、第６図はＤＲＡＭ
の構成を示すブロック図、第７図および第８図はそのデ
ータバス部のブロック図および回路図である。 第１図、第２図、第６図で１０はメモリセルアレイ、１
４はコラムデコーダ、１６はＩ１０ゲート、ＤＢ、ＤＢ
はデータバス、Ｔ ｒｘｔ 〜Ｔ ｒｔ３゜Ｔｒ２１〜
Ｔｒ２３．Ｔｒ３１〜Ｔｒ３３はリセット用トランジス
タ、４０． ４０ ｂ、 ４０ ｃはリセットクロッ
ク発生回路、ｌは配線である。
および第５図は動作説明用の波形図、第６図はＤＲＡＭ
の構成を示すブロック図、第７図および第８図はそのデ
ータバス部のブロック図および回路図である。 第１図、第２図、第６図で１０はメモリセルアレイ、１
４はコラムデコーダ、１６はＩ１０ゲート、ＤＢ、ＤＢ
はデータバス、Ｔ ｒｘｔ 〜Ｔ ｒｔ３゜Ｔｒ２１〜
Ｔｒ２３．Ｔｒ３１〜Ｔｒ３３はリセット用トランジス
タ、４０． ４０ ｂ、 ４０ ｃはリセットクロッ
ク発生回路、ｌは配線である。
Claims (1)
- メモリセルアレイ（１０）の各ビット線が、コラムデコ
ーダ（１４）の出力でオンオフされるＩ／Ｏゲート（１
６）を介して接続されるデータバス（ＤＢ、＠ＤＢ＠）
を備える半導体記憶装置において、該データバスの複数
個所に、該データバスをリセットするトランジスタ（Ｔ
ｒ＿１＿１〜Ｔｒ＿１＿３、Ｔｒ＿２＿１〜Ｔｒ＿２＿
３、Ｔｒ＿３＿１〜Ｔｒ＿３＿３）を配設し、またこれ
らのトランジスタをオンさせるリセットクロックを発生
する回路（４０、４０ｂ、４０ｃ）を該複数個所の各々
に設け、更にこれらのリセットクロック発生回路へ該回
路トリガ用のクロックを供給する配線（ｌ）を設けたこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221020A JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
| US07/097,558 US4870617A (en) | 1986-09-19 | 1987-09-16 | Semiconductor memory device having data bus reset circuits |
| EP87113716A EP0261609B1 (en) | 1986-09-19 | 1987-09-18 | Semiconductor memory device having data bus reset circuits |
| DE87113716T DE3786382T2 (de) | 1986-09-19 | 1987-09-18 | Halbleiterspeicheranordnung mit Datenbusrücksetzungsschaltungen. |
| KR8710374A KR930005734B1 (en) | 1986-09-19 | 1987-09-18 | Semiconductor memory device having data bus reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221020A JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376193A true JPS6376193A (ja) | 1988-04-06 |
| JPH0447396B2 JPH0447396B2 (ja) | 1992-08-03 |
Family
ID=16760225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221020A Granted JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4870617A (ja) |
| EP (1) | EP0261609B1 (ja) |
| JP (1) | JPS6376193A (ja) |
| KR (1) | KR930005734B1 (ja) |
| DE (1) | DE3786382T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JP2545481B2 (ja) * | 1990-03-09 | 1996-10-16 | 富士通株式会社 | 半導体記憶装置 |
| DE69124286T2 (de) * | 1990-05-18 | 1997-08-14 | Nippon Electric Co | Halbleiterspeicheranordnung |
| JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| JP2748053B2 (ja) * | 1991-07-23 | 1998-05-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3255017B2 (ja) * | 1996-05-24 | 2002-02-12 | 日本電気株式会社 | 半導体記憶装置 |
| JPH11149770A (ja) * | 1997-11-14 | 1999-06-02 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS59121691A (ja) * | 1982-12-01 | 1984-07-13 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-09-19 JP JP61221020A patent/JPS6376193A/ja active Granted
-
1987
- 1987-09-16 US US07/097,558 patent/US4870617A/en not_active Expired - Lifetime
- 1987-09-18 DE DE87113716T patent/DE3786382T2/de not_active Expired - Fee Related
- 1987-09-18 KR KR8710374A patent/KR930005734B1/ko not_active Expired - Fee Related
- 1987-09-18 EP EP87113716A patent/EP0261609B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR880004483A (ko) | 1988-06-04 |
| DE3786382T2 (de) | 1994-01-27 |
| JPH0447396B2 (ja) | 1992-08-03 |
| EP0261609A3 (en) | 1990-07-11 |
| US4870617A (en) | 1989-09-26 |
| EP0261609B1 (en) | 1993-06-30 |
| DE3786382D1 (de) | 1993-08-05 |
| KR930005734B1 (en) | 1993-06-24 |
| EP0261609A2 (en) | 1988-03-30 |
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