JPH02137272A - Ｃｍｏｓ型薄膜トランジスター - Google Patents
Ｃｍｏｓ型薄膜トランジスターInfo
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- JPH02137272A JPH02137272A JP63290634A JP29063488A JPH02137272A JP H02137272 A JPH02137272 A JP H02137272A JP 63290634 A JP63290634 A JP 63290634A JP 29063488 A JP29063488 A JP 29063488A JP H02137272 A JPH02137272 A JP H02137272A
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- active layer
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- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
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- H10D86/427—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different thicknesses of the semiconductor bodies in different TFTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
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- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラインセンサー、アクティブマトリックス型液
晶表示装置等の駆動に用いられるＣＭＯＳ型薄膜トラン
ジスターに関する。
晶表示装置等の駆動に用いられるＣＭＯＳ型薄膜トラン
ジスターに関する。
従来、ρｏＱｙ−Ｓｉを半導体材料としてデバイス化し
た場合１本来イントリンシック（真性）が望まれるチャ
ンネル領域がきわめて僅かではあるが、ｎライク（以下
ｎ−と表わす。）又はｐライク（以下ｐ−と表わす。）
になることが知られている。チャンネル領域がｎ−ｐｏ
（２ｙ−ｐｏｌｙ−Ｓｉからなる場合、Ｎチャンネルト
ランジスターにおいては、しきい値電圧を低い値にコン
トロールし難く、このため駆動周波数が低くなったり、
しきい値電圧以下のゲート電圧領域で、リーク電流（オ
フ電流）が多く流れる結果、消費電流が多くなるという
欠点があった。同様な欠点はチャンネル領域がｐ−ρｏ
ｆｆｙ−ｐｏｌｙ−ＳｉからなるＰチャンネルトランジ
スターでも起こる。なおしきい値電圧のコントロールに
は従来、チャンネル領域に不純物をドープする方法が行
なわれているが、このような方法では工程が複雑化し、
経済的ではない。
た場合１本来イントリンシック（真性）が望まれるチャ
ンネル領域がきわめて僅かではあるが、ｎライク（以下
ｎ−と表わす。）又はｐライク（以下ｐ−と表わす。）
になることが知られている。チャンネル領域がｎ−ｐｏ
（２ｙ−ｐｏｌｙ−Ｓｉからなる場合、Ｎチャンネルト
ランジスターにおいては、しきい値電圧を低い値にコン
トロールし難く、このため駆動周波数が低くなったり、
しきい値電圧以下のゲート電圧領域で、リーク電流（オ
フ電流）が多く流れる結果、消費電流が多くなるという
欠点があった。同様な欠点はチャンネル領域がｐ−ρｏ
ｆｆｙ−ｐｏｌｙ−ＳｉからなるＰチャンネルトランジ
スターでも起こる。なおしきい値電圧のコントロールに
は従来、チャンネル領域に不純物をドープする方法が行
なわれているが、このような方法では工程が複雑化し、
経済的ではない。
従って以上のような欠点を有するＮチャンネルトランジ
スター及びＰチャンネルトランジスターを用いた従来の
ＣＭＯ８型ＴＰＴは特性バランスが悪く、また高価であ
った。
スター及びＰチャンネルトランジスターを用いた従来の
ＣＭＯ８型ＴＰＴは特性バランスが悪く、また高価であ
った。
本発明の目的は従来技術における以上のような欠点を除
去し、Ｐ、Ｎ各チャンネルＴＦＴＬこおけるしきい値電
圧のコントロールを容易にし、且つ駆動周波数を大巾に
向上すると共に、しきい値電圧以下のゲート電圧領域で
のオフ電流を低下せしめ、こうして消費電流も低下せし
めると共にチャンネルドープを不要にした、特性バラン
スが良好で安価なＣＭ ＯＳ型ＴＰＴを提供することで
ある。
去し、Ｐ、Ｎ各チャンネルＴＦＴＬこおけるしきい値電
圧のコントロールを容易にし、且つ駆動周波数を大巾に
向上すると共に、しきい値電圧以下のゲート電圧領域で
のオフ電流を低下せしめ、こうして消費電流も低下せし
めると共にチャンネルドープを不要にした、特性バラン
スが良好で安価なＣＭ ＯＳ型ＴＰＴを提供することで
ある。
本発明のＣＭＯ８型ＴＰＴは、絶縁基板上にＰチャンネ
ルドープ及びＮチャンネルドープを有するＣＭＯ８型Ｔ
Ｐ Ｔ ニおイテ、Ｐ、Ｎ両チャンネルトランジスタ
ーの各チャンネルを形成する活性層がｎ−ｐｏ＋２ｙ−
３ｉ又はＰ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉからなり、且つ
ｎ−ｐｏ１２ｙ−８ｉ活性層の場合はＮチャンネルトラ
ンジスター活性層のチャンネル領域の厚さをＰチャンネ
ルトランジスターのチャンネル領域よりも薄くし、また
ｐ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉ活性層の場合はＮチャン
ネルトランジスター活性層のチャンネル領域の厚さをＰ
チャンネルトランジスターのチャンネル領域よりも厚く
したことを特徴とするものである。
ルドープ及びＮチャンネルドープを有するＣＭＯ８型Ｔ
Ｐ Ｔ ニおイテ、Ｐ、Ｎ両チャンネルトランジスタ
ーの各チャンネルを形成する活性層がｎ−ｐｏ＋２ｙ−
３ｉ又はＰ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉからなり、且つ
ｎ−ｐｏ１２ｙ−８ｉ活性層の場合はＮチャンネルトラ
ンジスター活性層のチャンネル領域の厚さをＰチャンネ
ルトランジスターのチャンネル領域よりも薄くし、また
ｐ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉ活性層の場合はＮチャン
ネルトランジスター活性層のチャンネル領域の厚さをＰ
チャンネルトランジスターのチャンネル領域よりも厚く
したことを特徴とするものである。
このように本発明のＣＭＯ８型ＴＰＴはＰ。
Ｎ両チャンネルトランジスターのチャンネル領域の厚さ
を不均一化することにより、特に従来の前記両チャンネ
ル領域の均一な厚さによる特性上のアンバランスを解消
したものである。
を不均一化することにより、特に従来の前記両チャンネ
ル領域の均一な厚さによる特性上のアンバランスを解消
したものである。
以下、本発明を図面に従って説明する。
第１図にＣＭＯ８型ＴＰＴのレイアウト、第２図に従来
の一般的なＣＭＯ８型ＴＰＴの断面構造、及び第３図に
ｐｏｆｌｙ−ｐｏｌｙ−Ｓｉ活性層がｎ−ｐｏ＋２ｙ−
３Ｌの場合の本発明の一例のＣＭＯ５型ＴＰＴの断面構
造を示す、第２図及び第３図の構造を比較すれば判るよ
うに従来品では、Ｐ、Ｎ両チャンネルトランジスターに
おけるｐｏ（２ｙ−ｐｏｌｙ−Ｓｉ活性層の厚さは均一
（同一）であるのに対し、本発明ではこれら両ｐｏｌｙ
−ｐｏｌｙ−Ｓｉ活性層の厚さはチャンネル領域５で異
なっている。即ち第３図の例（活性層はｎ−ｐｏｆｌｙ
−ｐｏｌｙ−Ｓｉからなる）の場合はＰ、Ｎ両チャンネ
ルトランジスターにおいて、ソース領域及びドレイン領
域３，４の厚さはいずれも均一であるが、チャンネル領
域５の厚さはＮチャンネルトランジスターの方がＰチャ
ンネルトランジスターよりも薄くなっている。なお活性
層がｐ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉからなる場合はその
逆にチャンネル領域の厚さはＮチャンネルトランジスタ
ーの方をＰチャンネルトランジスターよりも厚くする。
の一般的なＣＭＯ８型ＴＰＴの断面構造、及び第３図に
ｐｏｆｌｙ−ｐｏｌｙ−Ｓｉ活性層がｎ−ｐｏ＋２ｙ−
３Ｌの場合の本発明の一例のＣＭＯ５型ＴＰＴの断面構
造を示す、第２図及び第３図の構造を比較すれば判るよ
うに従来品では、Ｐ、Ｎ両チャンネルトランジスターに
おけるｐｏ（２ｙ−ｐｏｌｙ−Ｓｉ活性層の厚さは均一
（同一）であるのに対し、本発明ではこれら両ｐｏｌｙ
−ｐｏｌｙ−Ｓｉ活性層の厚さはチャンネル領域５で異
なっている。即ち第３図の例（活性層はｎ−ｐｏｆｌｙ
−ｐｏｌｙ−Ｓｉからなる）の場合はＰ、Ｎ両チャンネ
ルトランジスターにおいて、ソース領域及びドレイン領
域３，４の厚さはいずれも均一であるが、チャンネル領
域５の厚さはＮチャンネルトランジスターの方がＰチャ
ンネルトランジスターよりも薄くなっている。なお活性
層がｐ−ｐｏｌｙ−ｐｏｌｙ−Ｓｉからなる場合はその
逆にチャンネル領域の厚さはＮチャンネルトランジスタ
ーの方をＰチャンネルトランジスターよりも厚くする。
次に以上のような本発明のＣＭＯ８型ＴＰＴの製造実施
例を第４図に従って説明する。
例を第４図に従って説明する。
まず透明石英ガラス基板１上に例えばｎ−ｐｏｌｙ−ｐ
ｏｌｙ−Ｓｉを基板温度６３０℃で減圧ＣＶＤ法により
１３００人厚に堆積せしめ、引続きフォトリソグラフィ
ー・エツチングにより島状のｐｏ１２ｙ−３ｉ活性層２
を形成した後、全体に窒化シリコンをプラズマＣＶＤ法
により１０００人厚に堆積せしめ、引続きフォトリソグ
ラフィー・エツチングにより、−方の活性層２上のチャ
ンネル領域相当部分が欠けた窒化シリコン膜１０を形成
する（第４図（ａ））。
ｏｌｙ−Ｓｉを基板温度６３０℃で減圧ＣＶＤ法により
１３００人厚に堆積せしめ、引続きフォトリソグラフィ
ー・エツチングにより島状のｐｏ１２ｙ−３ｉ活性層２
を形成した後、全体に窒化シリコンをプラズマＣＶＤ法
により１０００人厚に堆積せしめ、引続きフォトリソグ
ラフィー・エツチングにより、−方の活性層２上のチャ
ンネル領域相当部分が欠けた窒化シリコン膜１０を形成
する（第４図（ａ））。
次にこの基板を１０５０℃の乾燥酸素中で熱酸化処理し
、窒化シリコン膜１０の前記欠落部に１４００人厚のＳ
ｉｎ２酸化層６′を形成する（第４図（ｂ））。
、窒化シリコン膜１０の前記欠落部に１４００人厚のＳ
ｉｎ２酸化層６′を形成する（第４図（ｂ））。
次に窒化シリコン膜ｌＯをＢＨＦ（ｆｉ衝弗酸水溶液）
でエツチング除去する。この時、ＳｉＯ□酸化層６′も
同時にエツチングされるが、窒化シリコン膜のエツチン
グ速度は４０人／５ｅｅ（２０°Ｃ）またｐｏｌｙ−Ｓ
ｉｎ２酸化層のエツチング速度は１０人／５ｅｅ（２０
℃）なので、窒化シリコン膜除去後も酸化層は一部残る
。この残存酸化層は以下に述べるチャンネル領域の厚さ
調整のために残してもよいが、引続き前記エツチング液
で完全に除去してもよい（第４図（Ｃ））。ここでチャ
ンネル領域の厚さ調整法として下記方法が挙げられる。
でエツチング除去する。この時、ＳｉＯ□酸化層６′も
同時にエツチングされるが、窒化シリコン膜のエツチン
グ速度は４０人／５ｅｅ（２０°Ｃ）またｐｏｌｙ−Ｓ
ｉｎ２酸化層のエツチング速度は１０人／５ｅｅ（２０
℃）なので、窒化シリコン膜除去後も酸化層は一部残る
。この残存酸化層は以下に述べるチャンネル領域の厚さ
調整のために残してもよいが、引続き前記エツチング液
で完全に除去してもよい（第４図（Ｃ））。ここでチャ
ンネル領域の厚さ調整法として下記方法が挙げられる。
（１）酸化膜の厚さを酸化時の処理時間及び処理温度に
より調整する。
より調整する。
（２）前記残存酸化層の厚さをエツチング時間で調整す
る。
る。
次にこの基板を前記と同じ方法で熱酸化処理して８００
人厚Ｓ３ｉｎ２酸化膜を形成し、その上にｐｏｌｙ−５
Ｌを減圧ＣｖＤ法テ３０００人厚堆積積せしめた後、セ
ルファライン技術でゲート絶縁層６及びゲート電極７を
形成する。引続き硼素をＰチャンネルトランジスター領
域に、また燐又は砒素をＮチャンネルトランジスター領
域にイオン打ち込みにより拡散導入し、ソース領域３及
びドレイン領域４を形成する（第４図（ｄ））。この不
純物拡散はＰＳＧ（燐ガラス）又はＡｓ５Ｇ（砒素ガラ
ス）（以上はＮチャンネルトランジスター作製の場合）
、ＢＳＧ（硼素ガラス）（Ｐチャンネルトランジスター
作製の場合）等の膜による熱拡散で行ってもよい。
人厚Ｓ３ｉｎ２酸化膜を形成し、その上にｐｏｌｙ−５
Ｌを減圧ＣｖＤ法テ３０００人厚堆積積せしめた後、セ
ルファライン技術でゲート絶縁層６及びゲート電極７を
形成する。引続き硼素をＰチャンネルトランジスター領
域に、また燐又は砒素をＮチャンネルトランジスター領
域にイオン打ち込みにより拡散導入し、ソース領域３及
びドレイン領域４を形成する（第４図（ｄ））。この不
純物拡散はＰＳＧ（燐ガラス）又はＡｓ５Ｇ（砒素ガラ
ス）（以上はＮチャンネルトランジスター作製の場合）
、ＢＳＧ（硼素ガラス）（Ｐチャンネルトランジスター
作製の場合）等の膜による熱拡散で行ってもよい。
以下、この基板上に減圧ＣＶＤ法によりｐｏｌｙ−Ｓｉ
０２層間絶縁膜８を形成し、コンタクトホールを開け、
Ａ２、Ａｆ１合金等の電極材料の蒸着及びエツチングに
より電極配線９を形成すれば第３図のようなＣＭＯ３型
ＴＰＴが得られる（第４図（ｅ））。
０２層間絶縁膜８を形成し、コンタクトホールを開け、
Ａ２、Ａｆ１合金等の電極材料の蒸着及びエツチングに
より電極配線９を形成すれば第３図のようなＣＭＯ３型
ＴＰＴが得られる（第４図（ｅ））。
なお最後にこのＴＰＴに対し以下のような条件でプラズ
マ水素処理を行なう。
マ水素処理を行なう。
Ｒｆ比出力 １．ＩＷ／ａｄ
ガス圧 １００ Ｐ ａ
ガス流量 １１００８ＣＣ
原料ガス Ｈ２
基板温度 ３００℃
時 間 ３０分
以上のようにして作製したＣＭＯ８型ＴＰＴでシフトレ
ジスターを構成したところ、最高駆動周波数は５ＭＨｚ
となり、−消費電流も減少した。なお第２図の従来品の
場合は最高駆動周波数は０．５ＭＨｚであった。
ジスターを構成したところ、最高駆動周波数は５ＭＨｚ
となり、−消費電流も減少した。なお第２図の従来品の
場合は最高駆動周波数は０．５ＭＨｚであった。
Ｎ又はＰチャンネルドープにおいて、チャンネル領域の
厚さを薄くして行くと、３００人厚ＳｒＰＴ特性が向上
する。第５図にＮチャンネルＴＰＴの場合のＶＩ特性を
示す。図中８曲線はチャンネル領域の厚さが約１０００
人の場合、５曲線は同じく約３００人の場合である。即
ちチャンネル領域活性層の薄層化により、しきい値電圧
をＯ付近の低い値にコントロールして駆動周波数を向上
すると共に、しきい値電圧以下のゲート電圧領域でのオ
フ電流を低下させ、こうして消費電流も少ない、Ｎチャ
ンネルトランジスターとＰチャンネルトランジスターと
のバランスが取れたＣＭＯ５型ＴＰＴをチャンネルドー
プすることなく安価に提供することができる。
厚さを薄くして行くと、３００人厚ＳｒＰＴ特性が向上
する。第５図にＮチャンネルＴＰＴの場合のＶＩ特性を
示す。図中８曲線はチャンネル領域の厚さが約１０００
人の場合、５曲線は同じく約３００人の場合である。即
ちチャンネル領域活性層の薄層化により、しきい値電圧
をＯ付近の低い値にコントロールして駆動周波数を向上
すると共に、しきい値電圧以下のゲート電圧領域でのオ
フ電流を低下させ、こうして消費電流も少ない、Ｎチャ
ンネルトランジスターとＰチャンネルトランジスターと
のバランスが取れたＣＭＯ５型ＴＰＴをチャンネルドー
プすることなく安価に提供することができる。
第１図はＣＭＯＳ型ＴＰＴのレイアウト、第２図は従来
の一例ＣＭＯ８型ＴＰＴの断面図、第３図は本発明の一
例のＣＭＯ８型ＴＰＴの断面図、第４図（ａ）〜（ｅ）
は本発明の一例のＣＭＯ８型ＴＰＴの製造工程図、第５
図はＮチャンネルＴＰＴのＶＩ特性図である。 １・・・絶縁基板 ２・・・ｐｏ１２ｙ−３Ｌ活性層
３・・・ソース領域 ４・・・ドレイン領域５・・
・チャンネル領域 ６・・・ゲート絶縁層６′・・・Ｓ
ｉｏ２酸化層 ７・・・ゲート電極８・・・層間絶
縁膜 ９・・・電極配線１０・・・窒化シリコン膜
１１・・・不純物イオン特許出願人 株式会社 リ
コ − 市２図 帛３図 ＶＧ（Ｖｌ 帛４回
の一例ＣＭＯ８型ＴＰＴの断面図、第３図は本発明の一
例のＣＭＯ８型ＴＰＴの断面図、第４図（ａ）〜（ｅ）
は本発明の一例のＣＭＯ８型ＴＰＴの製造工程図、第５
図はＮチャンネルＴＰＴのＶＩ特性図である。 １・・・絶縁基板 ２・・・ｐｏ１２ｙ−３Ｌ活性層
３・・・ソース領域 ４・・・ドレイン領域５・・
・チャンネル領域 ６・・・ゲート絶縁層６′・・・Ｓ
ｉｏ２酸化層 ７・・・ゲート電極８・・・層間絶
縁膜 ９・・・電極配線１０・・・窒化シリコン膜
１１・・・不純物イオン特許出願人 株式会社 リ
コ − 市２図 帛３図 ＶＧ（Ｖｌ 帛４回
Claims (1)
- １、絶縁基板上にＰチャンネル薄膜トランジスター及び
Ｎチャンネル薄膜トランジスターを有するＣＭＯＳ型薄
膜トランジスターにおいて、Ｐ、Ｎ両チャンネル薄膜ト
ランジスターの各チャンネルを形成する活性層がｎ＾−
ｐｏｌｙ−Ｓｉ活性層の場合はＮチャンネルトランジス
ター活性層のチャンネル領域の厚さをＰチャンネルトラ
ンジスターのチャンネル領域よりも薄くし、またｐ−ｐ
ｏｌｙ−Ｓｉ活性層の場合はＮチャンネルトランジスタ
ー活性層のチャンネル領域の厚さをＰチャンネルトラン
ジスターのチャンネル領域よりも厚くしたことを特徴と
するＣＭＯＳ型薄膜トランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290634A JPH02137272A (ja) | 1988-11-17 | 1988-11-17 | Ｃｍｏｓ型薄膜トランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290634A JPH02137272A (ja) | 1988-11-17 | 1988-11-17 | Ｃｍｏｓ型薄膜トランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137272A true JPH02137272A (ja) | 1990-05-25 |
Family
ID=17758515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290634A Pending JPH02137272A (ja) | 1988-11-17 | 1988-11-17 | Ｃｍｏｓ型薄膜トランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137272A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| US5528056A (en) * | 1990-11-30 | 1996-06-18 | Sharp Kabushiki Kaisha | CMOS thin-film transistor having split gate structure |
| JP2009278073A (ja) * | 2008-04-18 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
-
1988
- 1988-11-17 JP JP63290634A patent/JPH02137272A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528056A (en) * | 1990-11-30 | 1996-06-18 | Sharp Kabushiki Kaisha | CMOS thin-film transistor having split gate structure |
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| JP2009278073A (ja) * | 2008-04-18 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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