JPH02138630A - マイクロプロセッサ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は例えば、オブジェクトコードで互換性がある
マイクロプロセッサを切替えるマイクロプロセッサの制
御装置に関し、特にその特別割込みが発生したときの制
御に関するものである。

［従来の技術］ 第６図は従来のマイクロプロセッサ制御装置の概略構成
図であり、図において（１）はメモリ、（２）は入出力
装置、（４）は切替えスイッチ、（８）は８０２８６　
ＣＰ　Ｕ　、　（１４）は８０８６ＣＰＵである。第７
図は命令の流れを説明する図である。以下に第６図及び
第７図を用いて説明する。

従来は８０２８６　ＣＰ　Ｕ　（８）とオブジェクトコ
ードで互換性のある例えば、８０８６　ＣＰ　Ｕ　（１
４）用に開発された既存のソフトウェアは、特別割込み
が発生すると、８０８６　ＣＰ　Ｕ　（１４）であるプ
ログラムを処理しているとき、そのプログラム中の命令
６１特別割込み（２４）が発生すれば直ぐに特別割込み
処理ルーチン（２５）になり、このルーチンが終了する
と、リターンアドレス（２８）を命令６２としている。

また８　０２８６　ＣＰ　Ｕ　（８）では命令６１で発
生すると、特別割込みルーチン（２５）が終了しても、
そのリターンアドレス（２６）は命令６１としている。

これでは、８０２８６　ＣＰ　Ｕ　（８）は再び命令６
１を実行するのでループし、次のプログラムを実行でき
ず、また８　０８６　ＣＰ　Ｕ　（１４）ではループせ
ずに次の命令から実行するという、それぞれ違った動作
をする。

上記を具体的に説明すると、８０８６ＣＰＵ（１４）は
８０２８６　ＣＰ　Ｕ　（８）とオブジェクトコードで
は互換性があるが、０除算割込み処理のリターンアドレ
スの発生方法が異なるＣＰＵである。

そのため、０除算割込みが発生した場合、その割込み処
理リターンアドレスが異なることによって非互換性が発
生する。仮に、８０２８６ＣＰＵ（８）と８０８６　Ｃ
Ｐ　Ｕ　（１４）が同時に動作しているとすれば、 ＤＩＶ、　　ＤＸＳ　ＢＸ という命令において、ＢＸ−０であったとすると、８０
８６　ＣＰ　Ｕ　（１４）、８０２８６　ＣＰ　Ｕ　（
８）共に０除算割込みを発生するが、その処理ルーチン
からのリターンアドレスは８０２８６　ＣＰ　Ｕ　（８
）では割込みを起こした命令を指しているが、８０８６
　ＣＰ　Ｕ　（１４）では割込みを起こした命令の次の
命令を指している。もし、ＢＸ−０のまま割込み処理ル
ーチンからリターンされると、８０２８６ＣＰ　Ｕ　（
８）では再び０除算割込みが発生してプログラムがルー
プしてしまう。ところが８０８６ＣＰＵ　（１４）にお
いては処理ルーチンからのリターンアドレスは割込みを
発生した命令の次の命令を指しているので、その後の処
理を実行する。というような非互換性が発生するので、
プログラムを実行するのに、改めて該当するＣＰＵを手
動式のデジタルスイッチ（６）でリセットし、８０２８
６ＣＰＵ（８）から８０８６　ＣＰ　Ｕ　（１４）に切
替えて再度プログラムを実行していた。

［発明が解決しようとする課題］ 上記のような従来のマイクロプロセッサは、オブジェク
トコードで互換性があっても、特別割込みが発生すると
それぞれその処理方法が違い、ループしたり、その処理
を受付けないようにされているから、処理できるＣＰＵ
にするためには、あらためて手動式のデジタルスイッチ
等でリセットしなければならないという問題点があった
。

この発明は、かかる問題点を解決するためになされたも
ので、例えば８０２８６　ＣＰ　Ｕ　（８）と８０８６
　ＣＰ　Ｕ　（１４）のマイクロプロセッサを備えてメ
インプログラムを実行する場合に、８０２８６ＣＰＵの
マイクロプロセッサで命令６１で特別割込みが発生して
も、その割込み処理ルーチンで処理できるＣＰＵに切替
え手段を介して自動的に切替えて特別割込み処理を実行
させ、その処理が終了すれば次の命令からプログラムを
継続できるマイクロプロセッサの制御装置を得ることを
目的とする。

さらに、マイクロプロセッサが複数ある場合に、特別割
込み処理のできるマイクロプロセッサを記憶手段に記憶
して、特別割込みが発生すると該当するマイクロプロセ
ッサを切替え手段が選択し、その処理を該当するマイク
ロプロセッサが実行して、終了すれば切替え手段が元の
マイクロプロセッサを動作させてメインプログラムを継
続させる。

さらに、記憶手段に特別割込みができるマイクロプロセ
ッサを記憶しないで、特別割込み処理がきるマイクロプ
ロセッサを探すために順次マイクロプロセッサを動作さ
せていくマイクロプロセッサの制御装置を得ることを目
的とする。

〔課題を解決するための手段］ この発明に係るマイクロプロセッサの制御装置は、互い
にオブジェクトコードで互換性があり、かつ演算能力に
差のある複数個のマイクロプロセッサと、更に、演算能
力が優れているマイクロプロセッサの動作を優先させ、
動作中のマイクロプロセッサに処理不可能な割込みが発
生すれば、処理が可能で、かつ次に演算能力があるマイ
クロプロセッサに演算動作を行わせる切替手段とを備え
たものである。

また、第１の命令を実行したときに、その割込み処理の
リターンアドレスが前記第１の命令の次のアドレスを指
示する特別割込みを発生するマイクロプロセッサと、切
替信号により動作状態になり、第２のマイクロプロセッ
サの全てのレジスタを、そのレジスタにセットし、第１
の命令を実行した後に全てのレジスタ及びリターンアド
レスを出力する第１のマイクロプロセッサと、第１のマ
イクロプロセッサとオブジェクトコードで互換性があり
、第１の命令を実行したときに第１のマイクロプロセッ
サに切替る切替信号を出力して、第１の命令を実行させ
た後に、第１のマイクロプロセッサの全てのレジスタ及
びリターンアドレスを読込み、第１の命令の次の命令か
ら処理を実行する第２のマイクロプロセッサとを備えた
ものである。また互いにオブジェクトコードで互換性が
あり、演算能力に差があり、かつ予め決められた動作順
序を有する複数個のマイクロプロセッサと、更に、処理
不可の割込みが発生する度に前記順序に基づいて該当す
るマイクロプロセッサを動作させる切替手段とを備えた
ものである。

［作用コ この発明においては、切替手段が複数個のマイクロプロ
セッサの演算能力が優れているマイクロプロセッサの動
作を優先させると、そのマイクロプロセッサが動作中に
処理不可能な割込みが発生すれば、処理が可能で、かつ
次に演算能力があるマイクロプロセッサに演算動作を行
わせる。

また第２のプロセッサで第１の命令を実行すると、切替
信号を切替手段に出力し、切替信号により第１のマイク
ロコンピュータが動作状態になると第２のマイクロプロ
セッサの全てのレジスタを、そのレジスタにセットし、
第１の命令を実行して全てのレジスタ及びリターンアド
レスを出力する。

すると、第２のマイクロプロセッサが全てのレジスタ及
びリターンアドレスを読込み、第１の命令の次の命令か
ら処理を実行する。

更に、切替手段が、予め決められた動作順序を有する複
数個のマイクロプロセッサの一つを動作させたときに、
処理不可の割込みが発生すると、その度に予め決められ
た動作順序に基づいて該当するマイクロプロセッサを動
作させる。

Ｃ実施例］ 第１図は第１の発明の一実施例を示す概略構成図であり
、図において（１）はメモリ、（２）は入出力装置（以
下Ｉ１０という）、（３）はメモリ（１）より出力され
たマイクロプロセッサセレクト信号（以下セレクタ信号
という）　、（４）はセレクタ信号（３）を入力し、反
転した信号とするインバータ、（７）はセレクタ信号（
３）を入力し、後述する８０２８６ＣＰＵのリセット端
子、（８）は８０２８６ＣＰＵ、（９）　は８０２８６
ｃＰＵ（８）　より出力されるアドレスバス及びデータ
バス、（１１）はインバータ（４）ノ出力及び８０２８
６　ＣＰ　Ｕ　（８）　ヨリ出力されるアドレスバス及
びデータバスを入力し、この両方の入力があったときに
だけＨＩＧＨ（以下１という）の信号を出力するＡＮＤ
、（１３）はインバータ（４）の出方を入力し、後述す
る８ｏ８６ＣＰＵのリセット端子、（１４）は８０８６
ＣＰＵ。

（１５）ハ８０８６　ＣＰ　Ｕより出力されるアドレス
バス及びデータバス、（１７）はインバータ（４）の出
力及び８０８６　ＣＰ　Ｕ　（１４）より出力されるア
ドレスバス及びデータバスを入力し、この両方の入力が
あったときにだけ１の信号を出力するＡＮＤ、（２０）
はＡ　Ｎ　Ｄ　（１１）とＡ　Ｎ　Ｄ　（１４）の出力
を接続した出力端子である。

上記のように構成されたマイクロプロセッサ制。

御装置は、例えばソフトウェアにより、８０８６ＣＰ　
Ｕ　（１４）を動作させて、セレクト信号（３）を０と
した場合には、８０２８６　ＣＰ　Ｕ　（８）のリセッ
ト端子（７）は０になる。ここで８０２８６ＣＰＵ（８
）はリセット状態になっており、リセット端子（７）が
０になることでリセット状態が解除され、動作状態とな
る。

またセレクト信号（３）はインバータ（４）により、反
転して１となり、Ａ　Ｎ　Ｄ　（１１）及び８０８６Ｃ
ＰＵ　（１４）のリセット端子に出力される。Ａ　Ｎ　
Ｄ　（１１）は、インバータ（４）の出力と８０２８６
　ＣＰ　Ｕ　（８）より出力されるアドレスバス及びデ
ータバスを入力すると、この両方の入力が１となる範囲
のみを１としたアドレスバス、データバス（１２）を出
力端子（２０）より出力する。

さらにインバータ（４）の出力は、８０８６ＣＰＵのリ
セット端子（１３）にも出力されており、８０８６　Ｃ
Ｐ　Ｕ　（１４）は、リセット端子（１３）が１のセレ
クト信号を入力すると、リセット状態となるので、８０
２８６　ＣＰ　Ｕ　（８）とは反対に動作状態とならな
いため、８０８６　ＣＰ　Ｕ　（１４）のアドレスバス
、データバス（１５）をＡ　Ｎ　Ｄ　（１７）に出力し
ない。したがって、Ａ　Ｎ　Ｄ　（１７）は、ＣＰＵセ
レクト信号（３）の入力及び８０８６　ＣＰ　Ｕ　（１
４）のアドレスバス、データバス（１５）が０であるの
で、Ａ　Ｎ　Ｄ　（１７）からの出力はない。

次に、ＣＰＵセレクト信号（３）が１の場合には、８０
２８６ＣＰＵのリセット端子（７）が１となり、８０２
８６　ＣＰ　Ｕ　（８）はリセット状態となる。したが
って、８０２８６　ＣＰ　Ｕ　（８）からはアドレスバ
ス及びデータバス（９）は出力されない。また、ＣＰＵ
セレクト信号（３）が１の場合には、インバータ（４）
の出力は反転してＯであるので、ＡＮＤ（１１）に入力
される両方の信号は０となるため、８０２８６　ＣＰ　
Ｕ　（８）のアドレスバス、データバスは出力されない
。

また８０８６ＣＰＵのリセット端子（１３）は０となり
、８０８６　ＣＰ　Ｕ　（１４）はリセットが解除され
て動作状態となり、アドレスバス及びデータバスがＡ　
Ｎ　Ｄ　（１７）に出力される。Ａ　Ｎ　Ｄ　（１７）
は入力が両方とも１となるので、この両方の入力が１と
なる範囲のみを１とした８　０８６　ＣＰ　Ｕ　（１４
）のアドレスバス及びデータバス（１５）を出力端子（
２０）に出力する。

上記では、マイクロプロセッサを８０８６ＣＰＵと８０
２８６ＣＰＵで説明したがその他のオブジェクトコード
で互換性のあるＣＰＵまたはマイクロプロセッサの一部
の機能から構成されているマイクロプロセッサと等価な
機能を持つ制御装置であってもよい。

第２図（ａ）及び（ｂ）は第１の発明を説明するフロー
チャートである。

以下に第１図及び第２図を用いて第１の発明の詳細な説
明する。この説明では全ての内部割込みを特別割込みと
する。

８０２８６　ＣＰ　Ｕ　（８）が除算命令（以下命令６
１という）を実行したときに、その演算結果の商が命令
で許容する最大値を越えると、８０２８６　ＣＰ　Ｕ　
（８）はフラグによりＯ除算側込みが発生と判断し、強
制的に予約メモリ領域の０除算割込みベクタを読みだし
、アドレス０００００　（Ｈ）から００００３　（Ｈ）
に設定されているアドレスに制御を移す（Ｓ２０１）。

このとき、フラグレジスタ及びコードセグメント（以下
Ｃ８という）とインストラクションポインタ（以下ＩＰ
という）はメモリ（１）のスタック領域にそれぞれセー
ブされ、インタラブドイネーブルフラグ（以下ＩＦとい
う）及びトラップフラグ（以下ＴＦという）がクリアさ
れる。次に、一般に市販されているアプリケーションソ
フトウェアが８０２８６　ＣＰ　Ｕ　（１４）用に開発
されていれば本発明の処理を実行する必要がないので、
特別割込み処理を実行するかの判定をする（３２０３）
。

ここで、特別割込み処理を実行する必要がなければ、イ
ンタラブドリターンして命令６１を実行させる（Ｓ２０
４）。

次に８０２８６　（１４）から８０８６　ＣＰ　Ｕ　（
８）に切替えるために、割込みベクタに設定した割込み
ルーチンのアドレスを読込み、そのアドレスをＩＰにセ
ットする（９２０５）。

そして８０２８６　ＣＰ　Ｕ　（８）が特別割込みを発
生したときの機能であるシングルステップ割り込みベク
タをメモリ（１）のスタック領域にセーブする（８２０
７）。次にセーブされたシングルステップ割り込みベク
タを例えば１２３に書替え（Ｓ２０９）、命令６１のＤ
ＩＶ、ＤＸＳＢＸ命令のみをシングルステップで実行す
るようにスタックエリアにセーブされたＩＦ及びＴＦを
１に設定しく５２１１）、インタラブドリターンさせて
再び命令６１を実行させると（８２１３）、ステップＳ
２１１のＩＦ及びＴＦの設定値を読込み、ステップ５２
０９で書替えられたシングルステップ割込みベクタアド
レスを読込み、シングルステップで命令６１のＤＩＶ、
ＤＸＳＢＸ命令のみを実行するようにシングルステップ
割込みベクタ１２３を発生し、切替えルーチン１２３に
制御を移す。

この処理では、８０２８６　ＣＰ　Ｕ　（１４）から８
０８６　ＣＰ　Ｕ　（８）に切替えるために、特別割込
みかの判断をしく５２１５）、特別割込みと判断すれば
、メモリ（１）に用意した切替えフラグ１を読込み（Ｓ
２１７）、特別割込みでなければ、切替えフラグ０を読
込む（Ｓ２１９）。

次に、切替えフラグが１の場合は、全てのレジスタＡＸ
、ＢＸ、ＣＸ、ＤＸ、Ｓ　Ｉ、ＤＩ、ＢＰ。

ＥＳ、ＤＳ、ＳＳ、ＳＰをメモリ（１）のスタックエリ
アにセーブしく５２２１）、このときは、ＴＦとＩＦは
１に設定されている。次に、ＣＰＵセレクト信号を１に
設定する（Ｓ２２３）。すると、第１図で説明したよう
に８０２８６　ＣＰ　Ｕ　（８）のリセット端子（１３
）は１になるので８０２８６　ＣＰ　Ｕ　（８）はリセ
ット状態となり、８０８６　ＣＰ　Ｕ　（１４）は動作
状態になる。８０８６　ＣＰ　Ｕ　（１４）は、リセッ
ト端子（１３）が０になると初期化をしく８２２５）、
指定された処理アドレスを読む。ここでは１０８とする
とアドレス１０８をＩＰにセットし、１０８にジャンプ
する（Ｓ２２７）。すると８０８６　ＣＰ　Ｕ　（１４
）はリセット状態１０８から動作を開始し、８０２８６
ＣＰ　Ｕ　（８）で読まれた切替えフラグを調べ（Ｓ２
２９）、それが０の場合には通常のリセット処理、例え
ば１１０を実行する（８２３０）。

また１の場合にはステップ８２２３でメモリ（１）にセ
ーブした全てのレジスタ、 ＡＸ、ＢＸＳＣＸＳＤＸＳＳ　ＩＳＤ　Ｉ、ＢＰ。

ＥＳ、ＤＳＳＳＳＳＳＰ を８０８６　ＣＰ　Ｕ　（１４）のレジスタにセットし
く５２３１）、セーブしたフラグレジスタを８０８６Ｃ
ＰＵ　（１４）のフラグレジスタにセットする（８２３
２）。このときにはＴＦ及びＩＦは１にセットされてい
る。

次に、８０８６　ＣＰ　Ｕ　（１４）のＣ８とＩＰに命
令６１をセットする（８２３３）。そしてインタラブド
リターンして命令６１を実行する（Ｓ２１４）。すると
、１に設定したＴＦ及びＩＦを読込み、シングルステッ
プで命令６１のＤＩＶ、ＤＸＳＢＸ命令の１命令のみ実
行し、８０８６　ＣＰ　Ｕ　（１４）はシングルステッ
プ割込みベクタを発生し、０除算割込みベクタに強制的
に制御を移す。ここではシングルステップ割込みベクタ
を８０２８６　ＣＰ　Ｕ　（８）と分けるために１２２
とする。このときには、８０２８６　ＣＰ　Ｕ　（８）
と同様に、ＣＳとＩＰはメモリ（１）のスタック領域に
それぞれセーブされ、ＩＦ及びＴＦがクリアにセットさ
れる。ここで、８０８６　ＣＰ　Ｕ　（１４）のＣＳと
ＩＰは１つの命令を実行したので、次の命令を指し示す
ように設定されている。

そしてコールされた割込みベクタ１２２の処理ルーチン
に制御を移しく５２３５）、８０２８６ＣＰＵ（８）が
シングルステップで命令を実行しないようにＴＦ及びＩ
Ｆを０に設定し、シングルステップを解除する（Ｓ２３
１３）。

次に、特別割込みかを判断しく８２３８）、特別割込み
であれば、メモリ（１）に用意された切替えフラグ１を
読み（Ｓ２４０）、特別割込みでないと判断すれば切替
えフラグ０を読む（８２４２）。

次に、８０８６　ＣＰ　Ｕ（１４）が命令６１を実行し
たときの全てのレジスタ、 ＡＸ、　　ＢＸ、　　ＣＸ、　　ＤＸ、　　Ｓ　　Ｉ　
Ｓ　ＤＩ、　　ＢＰ、、　ＥＳＳＤＳ、ＳＳ、ＳＰをメ
モリ（１）のスタックエリアにセーブしく５２４３）、
このときにはＴＦとＩＦは０に設定されている。

そして、セレクタ信号を０に設定する（９２４Ｂ）。

セレクタ信号が０に設定されると、第１図で説明したよ
うに８０８６　ＣＰ　Ｕ　（１４）はリセット状態にな
り、８０２８６　ＣＰ　Ｕ　（８）を動作状態にするの
で、８０８６　ＣＰ　Ｕ　（１４）から８０２８６ＣＰ
Ｕ（８）に切替わる。

切替わると、８０２８６　ＣＰ　Ｕ　（８）は初期化を
しく８２４８）、ジャンプ先を例えば１２５に設定する
とそのアドレスを読込み（Ｓ２５０）、リセット状態１
２５から実行が開始する。次に、ステップ（Ｓ２４０）
で設定した切替えフラグを調べ、それが０か１の判断を
する（Ｓ２５２）。０の場合には８０２８６ＣＰＵ（８
）の通常のリセット処理１３０を実行しく５２５４）、
１の場合は切替えフラグを０にしく３２５Ｂ）、ステッ
プ５２４３でセーブした全てのレジスタＡＸ、ＢＸ、Ｃ
Ｘ５ＤＸ、Ｓ　ＩＳＤ　Ｉ、ＢＰｌＥＳ、ＤＳ。

５ｓＳｓｐを８０８２８６　ＣＰ　Ｕ　（８）のレジス
タにセットする（８２５Ｂ）。

以上の処理で処理１２５の処理は終了し、８０８６　Ｃ
Ｐ　Ｕ　（１４）が強制的にメモリ（１）のスタックエ
リアにセーブしたフラグレジスタを８０２８６ＣＰ　Ｕ
　（８）のフラグレジスタにセットし、８０８６　ＣＰ
　Ｕ　（１４）でセーブしたＣＳとＩＰを８０２８６　
ＣＰ　Ｕ　（８）がそのＩＰとＣ８にセットする。

これでインタラブドリターンするとＣ８とＩＰは次の命
令のアドレスに設定されるので８０２８６　ＣＰ　Ｕ　
（８）はメインルーチンの命令６２から続いてプログラ
ムが実行される。したがって、８０８６　ＣＰ　Ｕ　（
１４）と８０２８６　ＣＰ　Ｕ　（８）とのアプリケー
ションソフトウェア実行の互換性が保たれる。

また８　０２８６　ＣＰ　Ｕ　（１４）にあっては、８
０８６　ＣＰ　Ｕ　（８）で発生しない割込みセグメン
トオフセットオーバライン割込みについても互換性を保
つことができる。このセグメントオーバライン割込みは
、 ＭＯＶ、　　　ＡＸ、　　　　［ＢＩ３というようなメ
モリアクセス命令において、ＢＸ−ＯＦＦＦＦＨとなる
ような、セグメントを越えてメモリアクセスをしようと
した場合、８０２８６　ＣＰ　Ｕ　（８）で発生する割
込みであり、８０８６ＣＰ　Ｕ　（１４）では、発生し
ない。そこで、この場合にも本発明を用いる。

セグメントオーバライン割込みにおいても、８０２８６
　ＣＰ　Ｕ　（８）はベクタを発生するので、第２図の
ステップ（Ｓ２０７）をセグメントオーバライン割込み
ベクタをセーブとし、第２図（ａ）及び（ｂ）で説明し
た処理と同様の処理で、８０２８６ＣＰＵ（８）から８
０８６　ＣＰ　Ｕ　（１４）に切替えができ、この割込
みによる非互換性は解消される。

さらに８０８６ＣＰＵのもう一つの上位互換ＣＰＵであ
るμＰＤ７０１１６ＣＰＵを８０８６ＣＰ　Ｕ　（１４
）のかわりに使用し、通常は８０２８６ＣＰ　Ｕ　（８
）で高速に実行し、上記で説明した０除算等による特別
割込みが発生した場合、あるいはμＰＤ７０１１６ＣＰ
Ｕ独自の命令を実行した場合には、例えばＲＥＰＣ命令
は８０２８６ＣＰＵ（８）では無効命令割込みを発生す
るので、本発明を用いて、ステップ（Ｓ２０７）を無効
命令割込みベクタ読込みとすることにより、８０２８６
ＣＰＵ（８）からμＰＤ７０１１６ＣＰＵに切替えて実
行し、８０２８６　ＣＰ　Ｕ　（８）に戻すことにより
、μＰＤ７０１１６ＣＰＵ用に作られたアプリケーショ
ンソフトウェアを８０２８６　ＣＰ　Ｕ　（８）で高速
に実行することができる。

上記の第１の発明はオブジェクトコードで互換性のある
２つのＣＰＵでの発明であり、ＣＰＵが３個以上の場合
の第２の発明について以下に説明する。

第３図は第２の発明の一実施例を示す概略構成図であり
、（１）はメモリ、（２）は入出力装置（以下Ｉ１０と
いう）　、（５）は制御バス、アドレスバス、データバ
スに接続され、所望のＣＰＵを選択するセレクタ、（５
ａ）はセレクタを制御するＣＰＵ。

（８）は８０２８６ＣＰＵ、（１４）は８０８６ｃＰＵ
。

（２１）は８０３８６　ＣＰ　Ｕ　、　（２２）は８０
１８６ＣＰＵであり、それぞれセレクタ（５）により選
択される。

上記のように構成されたマイクロプロセッサの制御装置
は、メモリ（１）はそれぞれ共通に使用できるようにし
、例えば、８０２８６　ＣＰ　Ｕ　（８）で、あるプロ
グラムを処理しているときに、０除算があると８０２８
６　ＣＰ　Ｕ　（８）はループするので、セレクタ（５
）はその処理ができるＣＰＵをメモリ（１）より、読込
み、該当するＣＰＵを動作させる信号を出力する。

この場合は８０８６　ＣＰ　Ｕ　（１４）を選択する。

さらに８０８６　ＣＰ　Ｕ　（１４）で処理できない割
込みが発生した場合には、例えば８０３８６　ＣＰ　Ｕ
　（２１）が該当するＣＰＵであれば、それを選択する
。

これは、セレクタ（５）内部に設けられたＣＰＵ（５ａ
）が、例えば８０２８６　ＣＰ　Ｕ　（８）で０除算が
発生したときの特別割込みであるベクタを読込むと、メ
モリ（１）に記憶されている特別割込みルーチン処理を
実行する。

第４図は第２の発明を説明するフローチャートであり、
図において点線はＣＰＵのハード的な動作を表すもので
ある。

以下にこの特別割込みルーチンについて第３図及び第４
図を用いて説明する。

例えば第２図と同様に８０２８６　ＣＰ　Ｕ　（８）で
命令６１を実行したとすれば、ステップ８２０１〜ステ
ツプ５２２３までの切替え準備処理を実行する（３４０
Ｉ）。すると、セレクタ（５）のＣＰ　Ｕ　（５ａ）は
動作状態になり８０２８６　ＣＰ　Ｕ　（８）はリセッ
ト状態となる。ＣＰ　Ｕ　（５ａ）はセレクタ信号を入
力すると初期化をしく８４０３）、メモリ（１）に設定
されているアドレスを読む（３４０５）。この場合は、
アドレスを３００とする。

次に、セレクタ信号からどのＣＰＵが処理できなかった
かを読み（Ｓ４０７）、そのフラグレジスタを確認して
、どんな特別割込みかを読込む（Ｓ４０９）。

次に、セレクタ信号とフラグレジスタにより、処理でき
るＣＰＵをメモリ（１）がら読込み（Ｓ４１１）、該当
するＣＰＵを動作させる信号を設定し、セレクタ（５）
からセレクタ信号を出力する（３４１３）。この場合は
８０８６　ＣＰ　Ｕ　（１４）を動作させる。するとＣ
Ｐ　Ｕ　（５ａ）は動作を停止し、８０８６　ＣＰ　Ｕ
　（１４）に制御を移す。すると第２図で説明したよう
にステップ８２２５〜ステツプ８２５８までの処理を実
行しく８４１５）、インタラブドリターンすれば命令６
２からプログラムを実行できる。

上記第２の発明は８０８６　ＣＰ　Ｕ　（１４）と８０
２８６　（８）について説明したが、あらかじめメモリ
（１）に処理できるＣＰＵをフラグレジスタとセレクタ
信号から、その番号等を選択できるようにすればインテ
ル社の１６ビツト以上のＣＰＵであれば良く、例えば必
要により８０２８６　ＣＰ　Ｕ　（８）から８０１８６
　ＣＰ　Ｕ　（２２）、あるいは８０３８６ＣＰ　Ｕ　
（２１）から８０８６　ＣＰ　Ｕ　（１４）に切替える
ことも可能である。この場合にも、上記で説明した動作
と同様な割込み処理ルーチンを実行する。

さらに、ＣＰＵが内蔵されているマイクロコンピュータ
にセレクタ（５）とインテル社の１６ビツト以上の１種
類以上のＣＰＵを取付けて、上記で説明した処理をセレ
クタ（５）に実行させても可能である。

上記の第２の発明は予め選択されるべきＣＰＵをメモリ
（１）に記憶するものであるが、メモリ（１）に記憶し
ない場合は下記に説明する処理方法で実行する。

第５図は第３の発明の実施例を示すフローチャートであ
り、図において点線はＣＰＵのハード的な動作を表すも
のである。

例えば、８０８６　ＣＰ　Ｕ　（８）が動作していると
きに、命令６１で特別割込みが発生すると、８゜８６　
ＣＰ　Ｕ　（８）は第２図で説明したように、その特別
割込みベクタに制御を移し、ステップ８２０１〜ステツ
プ８２２３までの処理を実行する。但し、この場合は、
ステップ５２０９のシングルステップ割込みベクタを例
えば１００に書替え、ステップ５２１１のＴＦとＩＦを
０にし、シングルステップを解除する。そしてステップ
５２２３で出力されたセレクタ信号をセレクタ（５）に
出力する（５０１）。すると、セレクタ（５）　＋７）
　ＣＰ　Ｕ　（５ａ）は、初期化をしく５５０３）、設
定された処理アドレス４００を読み（Ｓ５０５）、その
処理アドレスに制御を移す。

次に、処理できないＣＰＵが何であるかをセレクタ信号
から読込み（８５０７）、セレクタ（５）に接続されて
いるＣＰＵが他にあるかを判断しく５５０８）、なけれ
ばエラーとする。次にＣＰＵを切替えるセレクタ信号を
８０８６ＣＰＵ（１４）ｌ：出力する（８５０９）。す
るとセレクタ（５）のＣＰ　Ｕ　（５ａ）は動作を停止
し、８０８６　ＣＰ　Ｕ　（１４）が動作状態になる。

すると８０８６　ＣＰ　Ｕ　（１４）は第２図で説明し
たステップ８２２５〜ステツプ８２３４の処理を実行し
く８５１０）、設定されたユーザー割込みルーチンを実
行する（Ｓ５１２）。すると８０８６　ＣＰ　Ｕ　（１
４）はメモリ（１）にセーブしたフラグレジスタ及びＣ
８とＩＰを復帰させ命令６２からプログラム実行させる
。

そして、命令２００で８０８６　ＣＰ　Ｕ　（１４）が
処理できない特別割込みが発生すると、第２図のステッ
プ８２０１〜ステツプ５２２３までの処理を実行する。

このときは、ステップ５２０９のシングルステップ割込
みベクタを例えば１０１に書替え、ステップ５２１１の
ＴＦとＩＦを０にし、シングルステップを解除する。そ
してステップ５２２３で出力されたセレクタ信号をセレ
クタ（５）に出力する（５１４）。

そして前記ステップ８５０３〜ステツプ５５０７の処理
を実行し、８０８６　ＣＰ　Ｕ　（１４）の隣の８０１
８６ＣＰ　Ｕ　（２２）にセレクタ信号を出力する（８
５１Ｂ）。

次に８０１８６　ＣＰ　Ｕ　（２２）が動作状態になる
と再びステップ８２２５〜ステツプ５２３４の処理を実
行し命令２００を実行する（８５１８）。すると、設定
した割込みルーチンを実行しく５５２０）、その特別割
込み処理ができるかを判断しく５５２２）、できれば命
令２０１からプログラムを実行する。また処理ができな
ければステップ８２３６〜ステツプ５２４５の処理を実
行しく５５２４）、セレクタ（５）のＣＰ　Ｕ　（５ａ
）を動作させるセレクタ信号を出力する。すると８０１
８６ＣＰ　Ｕ　（２２＞は動作を停止する。

次に、ＣＰ　Ｕ　（５ａ）はステップ８５０３〜ステツ
プ５５０７の処理を実行し、８０１８６　ＣＰ　Ｕ　（
２２）の隣の８０３８６　ＣＰ　Ｕ　（２１）を動作さ
せるセレクタ信号を出力する。このセレクタ信号が出力
されるとＣＰ　Ｕ　（５ａ）はその動作を停止する。

すなわち、処理できないプログラムがあると、処理でき
るＣＰＵがあるまで次から次へ動作させる。

また上記の第３の発明はインテル社の１６ビツト以上の
ＣＰＵであれば切替え処理が可能である。

［発明の効果コ 以上のようにこの発明によれば、演算処理能力が優れて
いる第２のマイクロプロセッサを動作させているときに
、命令の中に処理できない割込みがあると、それが出来
る次の演算処理能力の第１のマイクロプロセッサが、そ
の命令を実行し、そして再び第２のマイクロプロセッサ
が次の命令から処理を継続するようにしたので、自動的
に非互換性が解消できる。

さらに、複数個のマイクロプロセッサを切替手段に接続
した場合に、どのマイクロプロセッサが処理できないか
を記憶させたことにより、処理できない割込みが発生し
ても、直ぐに処理できるマイクロプロセッサを動作させ
るようにしたので、複数のマイクロプロセッサにも対応
できるという効果が得られている。

さらに、複数のマイクロプロセッサの一つを動作させて
いるときに、処理できない割込みがあれば順次にマイク
ロプロセッサを切替手段が動作させることにより、処理
できるマイクロプロセッサを記憶しなくとも、自動的に
非互換性が解消できるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の発明の一実施例を示す概略構
惑図、第２図（ａ）及び（ｂ）は第１の発明を説明する
フローチャート、第３図は第２の発明の一実施例を示す
概略構成図、第４図は第２の発明を説明するフローチャ
ート、第５図は第３の発明を説明するフローチャート、
第６図は従来例を説明する概略構成図、第７図は従来の
データの流れを説明する図である。 図において（１）はメモリ、（２）は入出力装置、（３
）はセレクタ信号、（４）はインバータ、（５）はセレ
クタ、（５ａ）はＣＰＵ、（６）はスイッチ、（７）は
８０２８６　ＣＰ　Ｕ　（８）のリセット端子、（８）
は８０２８６　ＣＰ　Ｕ　、　（９）は８０２８６　Ｃ
Ｐ　Ｕ　（８）より出力されるアドレスバス及びデータ
バス、（１１）はＡＮＤ、（１３）は８０８６　ＣＰ　
Ｕ　（１４）のリセット端子、（１４）は８０８６ＣＰ
Ｕ、（１５）は８０８６ＣＰＵより出力されるアドレス
バス及びデータバス、（１７）はＡＮＤ、（２０）は出
力端子、（２１）は８０３８６ＣＰＵ、（２２）は８０
１８６ＣＰＵである。 代理人　弁理士　佐々木　宗　治 （ｂ） 第２図

Claims (3)

【特許請求の範囲】
1. （１）（ａ）互いにオブジェクトコードで互換性があり
   、かつ演算能力に差のある複数個のマイクロプロセッサ
   を有して、 （ｂ）更に、演算能力が優れているマイクロプロセッサ
   の動作を優先させ、動作中のマイクロプロセッサに処理
   不可能な割込みが発生すれば、処理が可能で、かつ次に
   演算能力があるマイクロプロセッサに演算動作を行わせ
   る切替手段を有することを特徴とするマイクロプロセッ
   サ制御装置。
2. （２）（ａ）第１の命令を実行したときに、その割込み
   処理のリターンアドレスが前記第１の命令の次のアドレ
   スを指示する特別割込みを発生するマイクロプロセッサ
   であって、 切替信号により動作状態になり、第２のマイクロプロセ
   ッサの全てのレジスタを、そのレジスタにセットし、前
   記第１の命令を実行した後に前記全てのレジスタ及び前
   記リターンアドレスを出力する第１のマイクロプロセッ
   サと、 （ｂ）前記第１のマイクロプロセッサとオブジェクトコ
   ードで互換性があり、前記第１の命令を実行したときに
   前記第１のマイクロプロセッサに切替る前記切替信号を
   出力して、前記第１の命令を実行させた後に、前記第１
   のマイクロプロセッサの前記全てのレジスタ及びリター
   ンアドレスを読込み、前記第１の命令の次の命令から処
   理を実行する第２のマイクロプロセッサと、 を備えたことを特徴とする請求項（１）記載のマイクロ
   プロセッサ制御装置。
3. （３）（ａ）互いにオブジェクトコードで互換性があり
   、演算能力に差があり、かつ予め決められた動作順序を
   有する複数個のマイクロプロセッサを有して、 （ｂ）更に、処理不可の割込みが発生する度に前記順序
   に基づいて該当するマイクロプロセッサを動作させる切
   替手段と を備えたことを特徴とする請求項（１）記載のマイクロ
   プロセッサ制御装置。