JPH0367357A

JPH0367357A - マルチｃｐｕシステム

Info

Publication number: JPH0367357A
Application number: JP20317089A
Authority: JP
Inventors: Nobuharu Takahashi; 信晴高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、複数のＣＰＵによって処理を実行するマルチ
ＣＰＵシステムに関する。

〈従来技術〉一般に、ＣＰＵを用いたシステムにおいては、１つのＣ
ＰＵを用いた、いわゆるシングルＣＰＵ方式によってシ
ステムを構築することが多い。

第７図はこのようなシングルＣＰＵ方式のシステム構成
例を示すブロック図である。

この図に示すシステムは工つのＣＰＵｌ０１と、このＣ
ＰＵｌ０Ｉのプログラムを格納するＲＯＭ等のメモリ１
０２と、前記ＣＰＵｌ０１の作業エリアとして使用され
るＲＡＭ等のメモリ１０３と、外部に対して信号の入出
力を行なう周辺装置ｌ○４とを備えており、メモリ１０
２に格納されたプログラムに基づいて種々の処理を実行
する。

この場合、プログラムによって記述された内容がサブル
ーチン処理であれば、第８図に示すような手順で処理を
実行する。

この処理では、ＣＰＵｌ０１はまずサブルーチンから戻
るのに必要な番地（戻り番地）として現在の実行番地を
記憶した後（ステップ５ＴＩＯＩ）、サブルーチンの先
頭番地にジャンプする（ステップ５Ｔ１０２）。

そして、このサブルーチンにおいて、ＣＰＵｌ０１はま
ずＣＰＵ内部にある各レジスタの値をメモリ１０３のス
タックエリアに退避させる（ステップ５Ｔ１０３）。

この後、ＣＰＵｌ０Ｉはサブルーチンによって規定され
ている処理、例えば周辺装置１０４からデータを取り込
みこれをレジスタに格納する処理や（ステップ５Ｔ１０
４）、このレジスタからメモリ１０３にデータを転送す
る処理などを行なった後（ステップ５Ｔ１０５．）、ス
タックエリアに退避させていた多値をレジスタに復帰さ
せる（ステップ５Ｔ１０６）。

次いで、ＣＰＵｌ０１は記憶している戻り番地の値を読
出しくステップ５Ｔ１０７）、この値によって示される
番地にジャンプしメインルーチンに戻る（ステップ５Ｔ
１０８）。

そして、このメインルーチンに記述されている処理、例
えば前記サブルーチンで取り込んだ値をレジスタに転送
する処理等を行なう（ステップ５Ｔ１０９）。

また〜プログラムに記述された内容が割り込み処理であ
れば、第９図に示す手順で処理を実行する。

この処理では、ＣＰＵｌ０１はまず周辺装置１０４から
出力される割り込み要求を受け、この割り込み要求に応
じて割り込みマスクを更新し、この割り込み要求より優
先度が低い割り込みがかからないようにする（ステップ
５ＴＩＩＯ）。

この後、ＣＰＵｌ０Ｉは周辺装置１０４にベクタ番号を
要求し、これが出力されたとき、このベクタ番号に対応
する割り込みベクタを発生するとともに（ステップ５Ｔ
１２）、ＣＰＵ内部にあるプログラムカウンタ、各レジ
スタの値をメモリ１０３のスタックエリアに退避させる
（ステップ５Ｔ１１３）。

この後、ＣＰＵＬＯＩは前記割り込みベクタに基づいて
この割り込みベクタに対応する割り込み処理ルーチンの
先頭番地を算出しくステップ５Ｔ１１４）、これを前記
プログラムカウンタにセットするとともに（ステップＳ
Ｔエエ５）、このプログラムカウンタにセントされてい
る値の番地にジャンプしてこの番地に記述されている処
理を実行する（ステップ５Ｔ１１６．５Ｔ１１７）。

そして、この処理が終了すれば、ＣＰＵＬＯＩは周辺装
置１０４の割り込み要求を解除させるとともに、スタッ
クエリアに退避させていた多値をプログラムカウンタや
各レジスタに復帰させ（ステップ５Ｔ１１８）、割り込
み処理を終了する。

このようにこのシステムにおいては、１つのＣＰＵｌ０
Ｉによってサブルーチン処理や割り込み処理等を順次シ
ーケンシャルに選択してこれを実行する。

しかしながらこのようなシステムにおいては、メインル
ーチンからサブルーチンや割り込み処理ルーチンに移る
ときゃ、サブルーチンや割り込み処理ルーチンからメイ
ンルーチンに移るとき、ＣＰＵＬＯＩ内部にある各レジ
スタの内容をスタックエリアに退避させたり、復帰させ
たりしなければならないので、これらの処理を行なう分
だけ余分な時間を必要とし、実行速度が遅くなってしま
うという問題があった。

また、メモリ１０３上などにスタックエリアを確保しな
ければならず、メモリの管理が複雑になってしまうとい
う問題があった。

また、割り込み処理を行なうために、割り込み処理のプ
ログラムが格納されているエリアの先頭番地を管理しな
ければならず、その分だけプログラム作成作業が煩雑に
なってしまうという問題があった。

く目的〉本発明は上記の事情に鑑み、メインルーチンからサブル
ーチン等に移るときや、このサブルーチン等からメイン
ルーチンに移るとき、レジスタ等の退避処理、復帰処理
を省略してその分だけ処理の実行速度を早くすることが
できるとともに、スタックエリアの管理や、割り込み処
理先番地の管理を省略することができ、これによってプ
ログラムの作成を容易にすることができるマルチＣＰＵ
システムを提供することを目的としている。

〈構成〉上記の問題点を解決するため本発明によるマルチＣＰＵ
システムにおいては、ＣＰＵを有する複数の処理部と、
これら各処理部のコモンメモリとして使用される共通メ
モリとを備え、各処理部の間のデータ授受を前記共通メ
モリを介して行なうことを特徴としている。

以下、一実施例に基づいて本発明を具体的に説明する。

第工図は本発明によるマルチＣＰＵシステムの一実施例
を示すブロック図である。

この図に示すマルチＣＰＵシステムは２つの処理部上、
２と、１つの共通メモリ３とを備えており、処理部上に
よってデータの入出力処理を行ない、処理部２によって
その他の処理を行なう。

処理部上は１つのＣＰＵ４と、このＣＰＵ４のプログラ
ムが格納されているＲＯＭ等のメモリ５と、前記ＣＰＵ
４の作業エリアとして使用されるＲＡＭ等のメモリ６と
、前記ＣＰＵ４の入出力装置として使用される周辺装置
７と、これらＣＰＵ４〜周辺装置７および前記共通メモ
リ３を接続するデータバス８、アドレスバス９とを備え
ており、メモリ５に格納されているプログラムにしたが
って外部装置とデータの授受を行なったり、メモリ６を
作業エリアとして使用して各種の処理を行なったりする
。

また、処理部２は１つのＣＰＵｌ０と、このＣＰＵｌ０
のプログラムが格納されているＲＯＭ等のメモリ１１と
、前記ＣＰＵｌ０の作業エリアとして使用されるＲ　Ａ
　Ｍ等のメモリ１２と、これらＣＰＵｌ０〜メモリ１２
および前記共通メモリ３とを接続するデータバス１３．
アドレスバス１４とを備えており、メモリ土工に格納さ
れているプログラムにしたがって共通メモリ３とデータ
の授受を行なったり、メモリ１２を作業エリアとして使
用して各種の処理を行なったりする。

また、共通メモリ３は独立した２つの入出力部を持って
おり、前記各処理部上、２から出力されたデータを記憶
したり、記憶しているデータを読み出してこれを前記各
処理部１．２に供給したりする。

次に、第２図および第３図に示すフローチャートを参照
しながらこの実施例のデータ入力動作、データ処理動作
を説明する。

まず、データ入力動作においては、第２図に示す如く処
理部１側のＣＰＵ４は周辺袋Ｒ７を介してデータを取り
込むとともに（ステップ５ＴＩ）、現在、処理部２が共
通メモリ３を使用しているかどうかをチエツクする（ス
テップ５Ｔ２）。

そして、処理部２によって共通メモリ３が使用されてい
れば、ＣＰＵ４はメモリ６が書込み可能かどうかをチエ
ツクしくステップ５Ｔ３）　、これが書込み可能であれ
ば１周辺装置７によって取り込まれたデータをメモリ６
に１ｅ次転送して格納する（ステップ５Ｔ２．５Ｔ５）
。

また、前記メモリ６が書込み不可能であれば、ＣＰＵ４
は周辺装置７に対して入力禁止指令を出してデータの取
り込みを中止させる（ステップ５Ｔ６）。

この後、処理部２が共通メモリ３の使用を終了すれば、
ＣＰＵ４はメモリ６に格納しているデータ、即ち前記周
辺装置７を介して取り込んだデータを共通メモリ３に転
送してこの共通メモリ３に前記データを格納する（ステ
ップ５Ｔ７）。

またこのデータ入力動作と並行して、処理部２側のＣＰ
Ｕｌ０は第３図に示す如く前の処理を処理した後（ステ
ップ５ＴＩＯ）、前記共通メモリ３から前記処理部１に
よって書き込まれたデータを読み出して（ステップ５Ｔ
１２）、これを後の処理によって処理する（ステップ５
Ｔ１２）。

このようにこの実施例においては、処理部ｌによってデ
ータの入力処理を行ない、処理部２によって入力された
データを処理するようにしたので、シジスタ等の退避処
理、復帰処理を行なうことなくデータの入出力処理、各
種のデータ処理を行なうことができ、これによって処理
の実行速度を早くすることができるとともに、スタック
エリアの管理を省略することができ、プログラムの作成
を容易にすることができる。

第４図は本発明によるマルチＣＰＵシステムの他の実施
例を示すブロック図である。

この図に示すマルチＣＰＵシステムは３つの処理部上Ｏ
ａ、１０ｂ、１工と、１つの共通メモリ１３と、選択部
工４とを備えており、処理部１０．１１によってデータ
の入出力処理を行ない、処理部上１によってその他の処
理を行なう。

処理部１０ａ、１０ｂは各々１つのＣＰＵ１５と、この
ＣＰＵ１５のプログラムが格納されているＲＯＭ等のメ
モリ１６と、前記ＣＰＵ１５の作業エリアとして使用さ
れるＲＡＭ等のメモリ１７と、前記ＣＰＵ工５の入出力
装置として使用される周辺装置上８と、これらＣＰＵｌ
５〜周辺装置１８および前記選択部１４を接続するデー
タバス１９、アドレスバス２０とを備えており、各々。

各メモリ１６に格納されているプログラムにしたがって
前記選択部１４や各外部装置とデータの授受を行なった
り、メモリ１７を作業エリアとして使用して各種の処理
を行なったりする。

また、処理部１１は工つのＣＰＵ２５と、このＣＰＵ２
５のプログラムが格納されているＲＯＭ等のメモリ２６
と、これらＣＰＵ２５、メモリ２６および前記共通メモ
リ１３とを接続するデータバス２７、アドレスバス２８
とを備えており、メモリ２６に格納されているプログラ
ムにしたがって共通メモリ上３とデータの授受を行なっ
たり、この共通メモリ１３に格納されている各種データ
に基づいて各種の処理を行なったりする。

また、共通メモリ１３は独立した２つの入出力部を持っ
ており、前記処理部１工や選択部１４から出力されたデ
ータを記憶したり、記憶しているデータを読み出してこ
れを前記処理部１１や選択部１４に供給したりする。

選択部１４は前記各処理部１０ａ、１０ｂと前記共通メ
モリ１３との接続許可、不許可を制御するメ、そり制御
回路３０と、このメモリ制御回路３０の応答信号ＩＲＱ
−Ｂを反転して応答信号ＩＲＱ−Ａを生成するインバー
タ３１と、これらの各応答信号ＩＲＱ−Ａ、ＩＲＱ−Ｂ
に基づいて前記各処理部１０ａ、１０ｂを構成する各デ
ータバス１９のいずれか一方を選択するデータセレクト
回路３２と、前記各応答信号ＩＲＱ−Ａ、ＩＲＱ・Ｂに
基づいて前記各処理部１０ａ、１０ｂを構成する各アド
レスバス２０のいずれか一方を選択するデータセレクト
回路３３とを備えており、前記各処理部１０ａ−１０ｂ
から割り込み要求があったとき、前記共通メモリ１３が
書込み可能かどうかをチエツクし、書込み可能であれば
、割り込み要求を出している処理部のデータバス上９と
、アドレスバス２０とを前記共通メモリ１３に接続する
。

次に、Ｍ５図および第６図に示すフローチャートを参照
しながらこの実施例の動作を説明する。

まず、各周辺装置１８のいずれか、例えば処理部１０ａ
の周辺装置１８に対して入力があると、処理部上Ｏａの
ＣＰＵｌ５はこれを検知して割り込み要求信号ＩＮＴ−
Ａを生成しこれを選択部上４のメモリ制御回路３０に供
給する（ステップＳ子王５）。

これによって、メモリ制御回路３ｏは処理部１工や処理
部１０ｂによって共通メモリ１３が現在使用されている
かどうかをチエツクし、これが使用されていれば、デー
タ送信不可を示す応答信号Ｉ　ＲＱ　−Ａを生威しこれ
を処理部１０ａのＣＰＵ１５に供給する。

処理部１０ａのＣＰＵｌ５はこの応答信号ＩＲＱ−Ａを
受けてたとき、現在、共通メモリ１３に対して書込み不
可であると判断する（ステップ５Ｔ１６）。

この後、処理部１０ａのＣＰＵ１５は自処理部１０ａの
メモリ１７が書込み可能かどうかをチエツクしくステッ
プ５Ｔ１７）、これが書込み可能であれば、周辺装置１
８によって取り込まれたデータをメモリ１７に順次転送
して格納する（ステップ５Ｔ１８．５Ｔ１９）。

また、前記メモリ１７が書込み不可能であれば、処理部
１０ａのＣＰＵ１５は周辺装置１８に対して入力禁止指
令を出してデータの取り込みを中止させる（ステップ５
Ｔ２０）。

この後、処理部１１や処理部１０ｂが共通メモリ１３の
使用を終了すれば、メモリ制御回路３゜はこれを検知し
て共通メモリ１３の使用許可を示す応答信号ＩＲＱ−Ｂ
を生成しこれを処理部ｌ○ａのＣＰＵｌ５と、各データ
セレクト回路３２．３３に供給する。

これによって、各データセレクト回路３２．３３は処理
部１０ａのデータバス１９．アドレスバス２０を選択す
るとともに、処理部１０ａのｃＰＵ１５はメモリエフに
格納しているデータ、即ち前記周辺装置１８を介して取
り込んだデータを選択部１４の各データセレクタ回ｌ＆
３２．３３、メモリ制御回路３０を介して共通メモリ１
３に転送してこの共通メモリ１３にこれを格納する（ス
テップ５Ｔ２１）。

またこのデータ入力動作と並行して、処理部１１側のＣ
ＰＵ２５は第６図に示す如く前の処理を処理した後（ス
テップ５Ｔ２５）　、前記共通メモリ１３から前記処理
部１０ａによって書き込まれたデータを読み出して（ス
テップ５Ｔ２１）、これを後の処理によって処理する（
ステップ５Ｔ２７）。

このようにこの実施例においては、処理部工Ｏａ、１０
ｂによってデータの入力処理を行ない、処理部１１によ
って入力されたデータを処理するようにしたので、上述
した実施例と同様にレジスタ等の退避処理、復帰処理を
省略してその分だけ処理の実行速度を早くすることがで
きるとともに、スタックエリアの管理や、割り込み処理
先番地の管理を省略することができ、これによってプロ
グラムの作成を容易にすることができる。

〈効果〉以上説明したように本発明によれば、メインルーチンか
らサブルーチン等に移るときや、このサブルーチン等か
らメインルーチンに移るとき、レジスタ等の退避処理、
復帰処理を省略してその分だけ処理の実行速度を早くす
ることができるとともに、スタックエリアの管理や、割
り込み処理先番地の管理を省略することができ、これに
よってプログラムの作成を容易にすることができる。

【図面の簡単な説明】

第１図は本発明によるマルチＣＰＵシステムの一実施例
を示すブロック図、第２図は第１図に示すマルチＣＰＵ
システムのデータ入力動作例を示すフローチャート、第
３図は第１図に示すマルチＣＰＵシステムのデータ処理
例を示すフローチャート、第４図は本発明によるマルチ
ＣＰＵシステムの一実施例を示すブロック図、第５図は
第４図に示すマルチＣＰＵシステムのデータ入力動作例
を示すフローチャート、第６図は第４図に示すマルチＣ
ＰＵシステムのデータ処理例を示すフローチャート、第
７図は従来から知られているシングルＣＰＵシステムの
一例を示すブロック図、第８図は第７図に示すシステム
のサブルーチン処理例を示すフローチャート、第９図は
第７図に示すシステムの割り込み処理例を示すフローチ
ャートである。１．２・・・処理部、３・・・共通メモリ、４．１ｏ・
・・ＣＰＵ、５・・・メモリ、７・・−周辺装置。

Claims

【特許請求の範囲】

（１）ＣＰＵを有する複数の処理部と、これら各処理部
のコモンメモリとして使用される共通メモリとを備え、
各処理部の間のデータ授受を前記共通メモリを介して行
なうことを特徴とするマルチＣＰＵシステム。