JPH02139799A - ２次元シフトレジスタ及びそれを用いた動ベクトル検出用演算回路 - Google Patents
２次元シフトレジスタ及びそれを用いた動ベクトル検出用演算回路Info
- Publication number
- JPH02139799A JPH02139799A JP63292763A JP29276388A JPH02139799A JP H02139799 A JPH02139799 A JP H02139799A JP 63292763 A JP63292763 A JP 63292763A JP 29276388 A JP29276388 A JP 29276388A JP H02139799 A JPH02139799 A JP H02139799A
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- memory
- block
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は動画コーデック等に利用する動ベクトル検出用
演算回路に関する。
演算回路に関する。
従来の技術
第１０図は従来の動ベクトル検出用演算回路の構成例を
示している。第１０図において、２２は画素値を格納し
ているメモリであシ、その出力は２４に入力されている
。２３は基準画素値を格納するシフトレジスタであシ、
その出Ａ、に接続されている。２４は２ブロック間の類
似度評価基準となる、マツチング誤差関数の演算回路で
ある。
示している。第１０図において、２２は画素値を格納し
ているメモリであシ、その出力は２４に入力されている
。２３は基準画素値を格納するシフトレジスタであシ、
その出Ａ、に接続されている。２４は２ブロック間の類
似度評価基準となる、マツチング誤差関数の演算回路で
ある。
第１１図、第１２図は２次元画像のあるブロック（４×
４画素）を示している。Ｄ（ｘ、ｙ）及びＲ（ｘ、ｙ）
は画素値を表す。第１３図は第１２図のブロックを一画
素左に移動したものである。
４画素）を示している。Ｄ（ｘ、ｙ）及びＲ（ｘ、ｙ）
は画素値を表す。第１３図は第１２図のブロックを一画
素左に移動したものである。
第１４図は第１２図のブロックを一画素布に移動したも
のである。第１５図は第１２図のブロックを一画素下に
移動したものである。第１６図はブロックの移動順序を
示している。１から４９マで一画素ずつ順に４９画素に
亘って移動する。
のである。第１５図は第１２図のブロックを一画素下に
移動したものである。第１６図はブロックの移動順序を
示している。１から４９マで一画素ずつ順に４９画素に
亘って移動する。
次に上記従来例の動作について説明する。第１１図のブ
ロックを基準として、第１２図のブロックのマツチング
誤差関数Ｆ（ｎ、ｍ）を計算するものとする。
ロックを基準として、第１２図のブロックのマツチング
誤差関数Ｆ（ｎ、ｍ）を計算するものとする。
とする。この時メモリ２２に第１２図の画像全体の画素
値Ｄ（ｘ、ｙ）が格納されており、シフトレジスタ２３
に第１１図のブロックの画素値Ｒ（ｘ、ｙ）が保持され
ている。まずメモリ２２ とシフトレジスタ２３からそ
れぞれＤ（ｎ、ｍ）。
値Ｄ（ｘ、ｙ）が格納されており、シフトレジスタ２３
に第１１図のブロックの画素値Ｒ（ｘ、ｙ）が保持され
ている。まずメモリ２２ とシフトレジスタ２３からそ
れぞれＤ（ｎ、ｍ）。
Ｒ（ｎ、ｍ）が出力される。そして演算回路２４テＦ（
ｎ 、ｍ）＝ｌＤ（ｎ 、ｒｎ）−Ｒ（ｎ 、ｍ） １
が計算される。次にメモリ２２ とシフトレジスタ２３
からそれぞれＤ（ｎ＋１．ｍ）、Ｒ（ｎ＋１．ｍ）が出
力される。そして演算回路２４でＦ（ｎ、ｍ）−ｐ（ｎ
、ｍ）＋ＩＤ（ｎ＋１ 、ｍ）−Ｊｎ＋１ 、ｍ）が計
算される。以下同様の動作を行うことにより、］）（ｎ
、ｍ） 〜Ｄ（ｎ＋３．ｍ＋３）、Ｒ（ｎ 、 ｍ ）
〜Ｒ（ｎ＋３．ｍ＋３）に対して演算処理がなされ、
最終的にＦ（ｎ、ｍ）が求められる。第１３図、第１４
図。
ｎ 、ｍ）＝ｌＤ（ｎ 、ｒｎ）−Ｒ（ｎ 、ｍ） １
が計算される。次にメモリ２２ とシフトレジスタ２３
からそれぞれＤ（ｎ＋１．ｍ）、Ｒ（ｎ＋１．ｍ）が出
力される。そして演算回路２４でＦ（ｎ、ｍ）−ｐ（ｎ
、ｍ）＋ＩＤ（ｎ＋１ 、ｍ）−Ｊｎ＋１ 、ｍ）が計
算される。以下同様の動作を行うことにより、］）（ｎ
、ｍ） 〜Ｄ（ｎ＋３．ｍ＋３）、Ｒ（ｎ 、 ｍ ）
〜Ｒ（ｎ＋３．ｍ＋３）に対して演算処理がなされ、
最終的にＦ（ｎ、ｍ）が求められる。第１３図、第１４
図。
第１５図の各ブロックのマツチング誤差関数を求める場
合も上記と同様の動作が繰シ返され、それぞれＦ（ｎ＋
１１ｍ）ＩＦ（ｎ−１１ｍ）ＩＦ（ｎ、ｍ＋１）が得ら
れる。各ブロックの演算にはメモリ２２から１６個の画
素値を読み出す必要がある。したがって第１６図のよう
にブロックを一画素ずつ移動するごとにマツチング誤差
関数を求めるとメモリ２２から読み出す画素値は１６
Ｘ ４９＝ ７８４個とな算回路ではあるブロック処理
後に同ブロックより一画素左のブロックを処理すると、
１６個の画素値中Ｄ（ｎ、ｍ） 〜Ｄ（ｎ＋２．ｍ＋
３）の１２個の画素値を再度メモリ２２から出力する必
要があシ、処理時間が長くかかるという問題があった。
合も上記と同様の動作が繰シ返され、それぞれＦ（ｎ＋
１１ｍ）ＩＦ（ｎ−１１ｍ）ＩＦ（ｎ、ｍ＋１）が得ら
れる。各ブロックの演算にはメモリ２２から１６個の画
素値を読み出す必要がある。したがって第１６図のよう
にブロックを一画素ずつ移動するごとにマツチング誤差
関数を求めるとメモリ２２から読み出す画素値は１６
Ｘ ４９＝ ７８４個とな算回路ではあるブロック処理
後に同ブロックより一画素左のブロックを処理すると、
１６個の画素値中Ｄ（ｎ、ｍ） 〜Ｄ（ｎ＋２．ｍ＋
３）の１２個の画素値を再度メモリ２２から出力する必
要があシ、処理時間が長くかかるという問題があった。
本発明はこのような従来の問題を解決するものであシ、
高速に演算処理ができる動ベクトル検出用演算回路本発
明は上記目的を達成するために２次元方向にシフト可能
なシフトレジスタを設け、１度メモリから読み出した画
素値をそこに格納して利用するこ七によシ、メモリから
読み出すデータの数を減らすようにしだものである。
高速に演算処理ができる動ベクトル検出用演算回路本発
明は上記目的を達成するために２次元方向にシフト可能
なシフトレジスタを設け、１度メモリから読み出した画
素値をそこに格納して利用するこ七によシ、メモリから
読み出すデータの数を減らすようにしだものである。
作 用
本発明は上記のような構成により次のような作用を有す
る。すなわち、メモリから読み出した画素値を２次元シ
フトレジスタに保持して利用することによシ、メモリか
ら再度同じデータを読み出す必要がなくなる。したがっ
て画素値のメモリ読み出し回数を削減できるという効果
を有する。
る。すなわち、メモリから読み出した画素値を２次元シ
フトレジスタに保持して利用することによシ、メモリか
ら再度同じデータを読み出す必要がなくなる。したがっ
て画素値のメモリ読み出し回数を削減できるという効果
を有する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１は画素値を格納しているメモリであり
、その出力は２に入力されている。
１図において、１は画素値を格納しているメモリであり
、その出力は２に入力されている。
２はメモリから出力された画素値を保持するシフトレジ
スタであり、その出力は３に接続されている。３はシフ
トレジスタ２から出力された画素値を保持する２次元シ
フトレジスタであシ、その出力は５に接続されている。
スタであり、その出力は３に接続されている。３はシフ
トレジスタ２から出力された画素値を保持する２次元シ
フトレジスタであシ、その出力は５に接続されている。
４は基準画素値を保持するシフトレジスタであシ、その
出力は５に接続されている。５は２ブロック間の類似度
評価基憔となる、マツチング誤差関数の演算回路である
。
出力は５に接続されている。５は２ブロック間の類似度
評価基憔となる、マツチング誤差関数の演算回路である
。
第２図、第３図は上記一実施例における２次元シフトレ
ジスタ３とシフトレジスタ４の保持画素値を示すもので
ある。第２図、第３図において、６．８は２次元シフト
レジスタ３に保持された画素値である。７，９はシフト
レジスタ４に保持された画素値である。
ジスタ３とシフトレジスタ４の保持画素値を示すもので
ある。第２図、第３図において、６．８は２次元シフト
レジスタ３に保持された画素値である。７，９はシフト
レジスタ４に保持された画素値である。
第４図〜第９図は上記一実施例におけるシフトレジスタ
２と２次元シフトレジスタ３の保持画素値を示すもので
ある。第４図〜第９図において、１０．１２，１４，１
６，１８．２０ はシフトレジスタ２に保持された画素
値である。１１ 、１３ 、１５ 、１７ 、１９ 。
２と２次元シフトレジスタ３の保持画素値を示すもので
ある。第４図〜第９図において、１０．１２，１４，１
６，１８．２０ はシフトレジスタ２に保持された画素
値である。１１ 、１３ 、１５ 、１７ 、１９ 。
２１ は２次元シフトレジスタ３に保持された画素値で
ある。
ある。
次に上記実施例の動作について説明する。まず第１１
図のブロックを基準として、第１２図のブロックと第１
３ 図のブロックのマツチング誤差関数Ｆ（ｎ、ｍ）と
Ｆ（ｎ＋１．ｍ） を順に連続して計算する場合につ
いて説明する。この時メモリ１に第１２ 図の画像全体
の画素値が格納されており、シフトレジスタ４に第１１
図のブロックの画素値が保持されている。まずメモリ１
から２次元シフトレジスタ３へ第１２図の画素値が移さ
れ、２次元シフトレジスタ３とシフトレジスタ４からそ
れぞれＤ（ｎ 、ｍ） 〜Ｄ（ｎ 、ｍ＋３）、Ｒ（ｎ
、ｍ） 〜Ｒ（ｎ、＄３）が同時に出力される。そして
演算回路５でＦ（ｎ、ｍ）＝Σｌ Ｄ（ｎ、ｍ＋ｊ）−
Ｒ（ｎ、ｍ＋ｊ）が計算される。次に画素値がライトロ
ーティトされて２次元シフトレジスタ３とシフトレジス
タ４からそれぞれＤ（ｎ＋１ 、 ｍ）〜Ｄ（ｎ＋１
、 ｍ＋３ ） 。
図のブロックを基準として、第１２図のブロックと第１
３ 図のブロックのマツチング誤差関数Ｆ（ｎ、ｍ）と
Ｆ（ｎ＋１．ｍ） を順に連続して計算する場合につ
いて説明する。この時メモリ１に第１２ 図の画像全体
の画素値が格納されており、シフトレジスタ４に第１１
図のブロックの画素値が保持されている。まずメモリ１
から２次元シフトレジスタ３へ第１２図の画素値が移さ
れ、２次元シフトレジスタ３とシフトレジスタ４からそ
れぞれＤ（ｎ 、ｍ） 〜Ｄ（ｎ 、ｍ＋３）、Ｒ（ｎ
、ｍ） 〜Ｒ（ｎ、＄３）が同時に出力される。そして
演算回路５でＦ（ｎ、ｍ）＝Σｌ Ｄ（ｎ、ｍ＋ｊ）−
Ｒ（ｎ、ｍ＋ｊ）が計算される。次に画素値がライトロ
ーティトされて２次元シフトレジスタ３とシフトレジス
タ４からそれぞれＤ（ｎ＋１ 、 ｍ）〜Ｄ（ｎ＋１
、 ｍ＋３ ） 。
Ｒ（ｎ＋１．ｍ）〜几（ｎ＋１ 、ｍ＋３ ） カ同時
に出力サレる。そして演算回路５で −Ｒ（ｎ＋１．ｍ−＋−ｊ） が計算される。以下同様の動作を行うことにより、Ｄ（
ｎ、ｍ）〜Ｄ（ｎ十：３． ｍ＋３）、Ｒ（ｎ、ｍ）
〜Ｒ（ｎ−１−３゜ｍ＋３）に対して演算処理がなされ
、最終的にｍ＋ｊ） が求められる。この時２次元シフトレジスタ３とシフト
レジスタ４の保持画素値は第２図の状態に戻っている。
に出力サレる。そして演算回路５で −Ｒ（ｎ＋１．ｍ−＋−ｊ） が計算される。以下同様の動作を行うことにより、Ｄ（
ｎ、ｍ）〜Ｄ（ｎ十：３． ｍ＋３）、Ｒ（ｎ、ｍ）
〜Ｒ（ｎ−１−３゜ｍ＋３）に対して演算処理がなされ
、最終的にｍ＋ｊ） が求められる。この時２次元シフトレジスタ３とシフト
レジスタ４の保持画素値は第２図の状態に戻っている。
上記処理中メモリ１からＤ（ｎ＋４．ｍ） 〜Ｄ（ｎ＋
４゜ｍ＋３）が読み出されシフトレジスタ２に第４図１
０のように画素値が保持される。そして次のブロックの
処理前にその出力が２次元シフトレジスタ３にライトシ
フトされる。そして２次元シフトレジスタ３に保持され
た画素値は第５図の１３に示すようになる。この状態か
ら前ブロックの処理と同様の動作が行われ −Ｒ（ｎ＋１＋ｉ 、ｍ＋ｊ ） １ が得られる。この時Ｆ（ｎ十ｌ、ｍ）の計算処理のため
にメモリ１から読み出されたのは４画素値だけである。
４゜ｍ＋３）が読み出されシフトレジスタ２に第４図１
０のように画素値が保持される。そして次のブロックの
処理前にその出力が２次元シフトレジスタ３にライトシ
フトされる。そして２次元シフトレジスタ３に保持され
た画素値は第５図の１３に示すようになる。この状態か
ら前ブロックの処理と同様の動作が行われ −Ｒ（ｎ＋１＋ｉ 、ｍ＋ｊ ） １ が得られる。この時Ｆ（ｎ十ｌ、ｍ）の計算処理のため
にメモリ１から読み出されたのは４画素値だけである。
次に第１１図のブロックを基準として、第１２図のブロ
ックと第１４図のブロックのマツチング誤差関数Ｆ（ｎ
、ｍ）とＦ（ｎ−１，ｍ） を順に連続して計算する
場合を説明する。第１２図のブロックの処理については
上記と同一である。
ックと第１４図のブロックのマツチング誤差関数Ｆ（ｎ
、ｍ）とＦ（ｎ−１，ｍ） を順に連続して計算する
場合を説明する。第１２図のブロックの処理については
上記と同一である。
その処理中メモリ１からＤ（ｎ−１、ｍ）〜Ｄ（ｎ−１
゜ｍ＋３）が読み出されシフトレジスタ２に第６図のよ
うに画素値が保持される。そして次のブロックの処理前
にその出力が２次元シフトレジスタ３にレフトシフトさ
れる。そして２次元シフトレジスタ３に保持された画素
値は第７図に示すようになる。この状態から前ブロック
の処理と同様の動作が行われ −Ｒ（ｎ−１＋ｉ 、ｍ−＋−ｊ ） が得られる。この時後ブロック処理のためにメモリ１か
ら読み出されたのは４画素値だけである。
゜ｍ＋３）が読み出されシフトレジスタ２に第６図のよ
うに画素値が保持される。そして次のブロックの処理前
にその出力が２次元シフトレジスタ３にレフトシフトさ
れる。そして２次元シフトレジスタ３に保持された画素
値は第７図に示すようになる。この状態から前ブロック
の処理と同様の動作が行われ −Ｒ（ｎ−１＋ｉ 、ｍ−＋−ｊ ） が得られる。この時後ブロック処理のためにメモリ１か
ら読み出されたのは４画素値だけである。
また第１１図のブロックを基準として、第１２図のブロ
ック表第１５図のブロックのマツチング誤差関数Ｆ（ｎ
、ｍ）とＦ（ｎ、ｍ＋１）を順に連続して計算する場合
を説明する。第１２図のブロックの処理については上記
と同一である。
ック表第１５図のブロックのマツチング誤差関数Ｆ（ｎ
、ｍ）とＦ（ｎ、ｍ＋１）を順に連続して計算する場合
を説明する。第１２図のブロックの処理については上記
と同一である。
その処理中メモリ１からＤ（ｎ 、 ｍ＋４ ） 〜Ｄ
（ｎ＋３゜ｍ＋４）が読み出されシフトレジスタ２に第
８図１８のように画素値が保持される。そして次のブロ
ックの処理前にその出力が２次元シフトレジスタ３にア
ップシフトされる。そして２次元シフトレジスタ３に保
持された画素値は第９図の２１に示すようになる。この
状態から前ブロックの処理と同様の動作が行われ −：Ｒ（ｎ＋ ｉ 、 ｍ＋１＋Ｊ ） １が得られる
。この時後ブロック処理のためにメモリ１から読み出さ
れたのは４画素値だけである。
（ｎ＋３゜ｍ＋４）が読み出されシフトレジスタ２に第
８図１８のように画素値が保持される。そして次のブロ
ックの処理前にその出力が２次元シフトレジスタ３にア
ップシフトされる。そして２次元シフトレジスタ３に保
持された画素値は第９図の２１に示すようになる。この
状態から前ブロックの処理と同様の動作が行われ −：Ｒ（ｎ＋ ｉ 、 ｍ＋１＋Ｊ ） １が得られる
。この時後ブロック処理のためにメモリ１から読み出さ
れたのは４画素値だけである。
したがって第１６図のようにブロックを一画素ずつ移動
するごとにマツチング誤差関数を求めるとメモリ１から
読み出す画素値は１６＋４Ｘ４８＝ ２０８個となる。
するごとにマツチング誤差関数を求めるとメモリ１から
読み出す画素値は１６＋４Ｘ４８＝ ２０８個となる。
発明の効果
本発明は上記実施例より明らかなように、２次元シフト
レジスタ夕を用い、ブロック処理に必要なデータをそこ
へ記憶させるようにしたのでメモリから読み出すデータ
の数を削減することができる。
レジスタ夕を用い、ブロック処理に必要なデータをそこ
へ記憶させるようにしたのでメモリから読み出すデータ
の数を削減することができる。
上記の従来例と実施例では７８４が２０８に削減されて
いる。動ベクトル検出用演算回路の処理時間はメモリの
読み出し時間でほとんど決定してしまうため、メモリ読
み出し回数の削減は、その処理時間が短縮できるという
利点を有する。
いる。動ベクトル検出用演算回路の処理時間はメモリの
読み出し時間でほとんど決定してしまうため、メモリ読
み出し回数の削減は、その処理時間が短縮できるという
利点を有する。
第１図は本発明の一実施例における動ベクトル検出用演
算回路のブロック図、第２図〜第９図は本発明の２次元
シフトレジスタを用いた演算法を説明するための図で、
＄２図、第３図はそれぞれ２次元シフトレジスタ３とシ
フトレジスタ４の保持画素値を示す図、第４図〜第９図
はシフトレジスタ２と２次元シフトレジスタ３の保持画
素［’に示す図、第１０図は従来の動ベクトル検出用演
算回路のブロック図、第１１図、第１２図は２次元画像
のあるブロックの画素匝を示す図、第１３図は第１２図
のブロックを一画素左にシフトした図、第１４図は第１
２図のブロックを一画素右にシフトした図、第１５図は
第１２図のブロックを一画素下にシフトした図、第１６
図はブロックの移動順序を示す図である。 １・・・メモリ、 ２，４・・・シフトレジスタ％ ３
・・・２次元シフトレジスタ、５・・・演算回路、６，
８，１１゜１３．１５，１７，１９．２１・・・２次元
シフトレジスタ３の保持画素値、 ７，９・・・シフト
レジスタ４の保持画素値、１０，１２，１４，１６，１
８．２０・・・シフトレジスタ２の保持画素値。 代理人の氏名 弁理士 粟 野 重孝 ほか１名第 図 第 図 第 図
算回路のブロック図、第２図〜第９図は本発明の２次元
シフトレジスタを用いた演算法を説明するための図で、
＄２図、第３図はそれぞれ２次元シフトレジスタ３とシ
フトレジスタ４の保持画素値を示す図、第４図〜第９図
はシフトレジスタ２と２次元シフトレジスタ３の保持画
素［’に示す図、第１０図は従来の動ベクトル検出用演
算回路のブロック図、第１１図、第１２図は２次元画像
のあるブロックの画素匝を示す図、第１３図は第１２図
のブロックを一画素左にシフトした図、第１４図は第１
２図のブロックを一画素右にシフトした図、第１５図は
第１２図のブロックを一画素下にシフトした図、第１６
図はブロックの移動順序を示す図である。 １・・・メモリ、 ２，４・・・シフトレジスタ％ ３
・・・２次元シフトレジスタ、５・・・演算回路、６，
８，１１゜１３．１５，１７，１９．２１・・・２次元
シフトレジスタ３の保持画素値、 ７，９・・・シフト
レジスタ４の保持画素値、１０，１２，１４，１６，１
８．２０・・・シフトレジスタ２の保持画素値。 代理人の氏名 弁理士 粟 野 重孝 ほか１名第 図 第 図 第 図
Claims (2)
- （１）マトリックス状に配列された記憶素子と、シフト
パルス入力によって、前記記憶素子に記憶されたデータ
を列（または行）単位にシフトすると共に、出力側から
並列に前記データを出力する手段と、並列データが前記
マトリックスの一つの側から入力する毎に、そのマトリ
ックスの各データが隣の行または列に並列にシフトする
手段とを備えた２次元シフトレジスタ。 - （２）動画像のフレームのデータを記憶したメモリと、
そのメモリから出力された画像データを保持するための
第一のシフトレジスタと、基準となる画像のフレームの
データを記憶した第二のシフトレジスタと、前記第一の
シフトレジスタから出力されたデータを保持する、請求
項１記載の２次元シフトレジスタと、前記２次元シフト
レジスタの画像データと、前記第二のシフトレジスタの
画像データとの間で動ベクトルを計算する演算回路とを
備えた動ペクトル検出用演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292763A JPH02139799A (ja) | 1988-11-18 | 1988-11-18 | ２次元シフトレジスタ及びそれを用いた動ベクトル検出用演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292763A JPH02139799A (ja) | 1988-11-18 | 1988-11-18 | ２次元シフトレジスタ及びそれを用いた動ベクトル検出用演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139799A true JPH02139799A (ja) | 1990-05-29 |
Family
ID=17786023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292763A Pending JPH02139799A (ja) | 1988-11-18 | 1988-11-18 | ２次元シフトレジスタ及びそれを用いた動ベクトル検出用演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081947A1 (en) * | 2003-03-14 | 2004-09-23 | Philips Intellectual Property & Standards Gmbh | Two-dimensional data memory |
-
1988
- 1988-11-18 JP JP63292763A patent/JPH02139799A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004081947A1 (en) * | 2003-03-14 | 2004-09-23 | Philips Intellectual Property & Standards Gmbh | Two-dimensional data memory |
| CN100485817C (zh) | 2003-03-14 | 2009-05-06 | Nxp股份有限公司 | 二维数据存储器 |
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