JPS6054077A - プログラマブル画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラマブルな画像処理装置ζこ関し、特
にロボットや自動機等で用いる高機能の工業用視覚装置
に関するものである。

〔発明の背景〕

従来の工業用視覚装置としては、部分パターンマツチン
グ装置や並列型画像処理ブロセッ→ノ。

等を用いたものがある。

部分パターンマッチンク装置は、トランジスタワイヤー
ボンダー等に多数使用され、紹識鞘度が良い視ｊｔ装置
である。しかしながら、処理機能か固定化されており、
対象や目的にエムじ、各種アルゴリズムを高速に実行す
るには不向きである。

一方、プログラマブルな並列型画像処理としては、多方
向にシフト可能な局部メモリ上に、ｎ　Ｘ　ｎの並列演
算回路を配した構成が発表されている。しかし、かかる
装置では、画像メモリとして各画素対応に独立したメモ
リ素子を用いる必要があり経済的でない。

談だ、パターン認識処理では、特徴領域全集めての総合
的判断が必要となるが、並列演算回路による方式は、多
数の画素間のデータを集約しての処理には適していない
。

一般に画像処理においては、全画面について均等に演算
を行うことが多い。例えば、テレビジョン寺の画面を２
５６　Ｘ　２４０のメツシュに分割し、１メツシユ（画
素）ずつ左から右へ、または上から下へ注目画素を移動
させながら演算を進める。

この演算時には、通常、注目画素を中心として、３×３
画像、５×５画素等の周辺画素に対す゛る参照を行うこ
とが多い。

したがって、このような部分画像データの設定・８照に
適する部分画像メモリの構成・制御方式をとることは、
この種の画像処理装置の経済性、小形化、高速化のため
に重要である。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、プ
ログラムによって容易に処理内容を変更することができ
て、しかも高速な処理が可能な画像処理装置を提供する
にある。

〔発明の概要〕

本発明は、画矛データをディジタル化して格納する画像
メモリ上の所望の画素に関するアドレシングを行い、対
応する所望部分の画素データを取出すアドレスプロセッ
サを専用的に設けるものである。そして、該アドレスブ
ロセツ→ノーから所望部分の画素データを逐時部分画像
メモリに１き込み、該メモリに蓄積された画素データを
所望のブロック単位で受取り、順次に所要の走査、処理
を演算プロセッサで行なうものである。

〔発明の実施例〕

以下、本発明の実施例を図に基いて詳細に説明する。ｆ
ｆ１１図は、本発明による画像処理装置が適用されるシ
ステムの１例を示すものである。

一般に、画像処理を行なうには、まず対象物を工業用テ
レビカメラ（Ｉ　ｉ’　Ｖ　）　ｌにて撮像しその画像
信号を画像入力インタフェース回路２に入力する。イン
タフェース回ｗｒ２では、アナロクデータからディジタ
ルデータに変換し、一旦内部の西目永メモリに格納する
。その画像メモリ内のデータを、画像プロセッサ３で解
析し、部品の位置情報や外観検査等を行なってその結果
をコントローラ４に伝える。コントローラ４はその情報
に従ってロボット５等を制御する。

画１オ処理装置ｔ　６は、インタフェース回路２と画像
プロセッサ３よりイ与成され、本発明は、このうち主に
画塚プロセッサに関するものである。

次に、酊２図イこより画閏処ｆＭ装置の内部構成につい
て説明する。

゛画像処理装置は、大量のｌｌ１ｉＩ開デークそ開運に
処理する高速プロセッサ郡１０と、高速プロセッサ部１
０ヲコントロールし、全体的な制御を行なうマイクロコ
ンピュータ部２０．およびインタフェース部３０からな
っている。

ここで、高速プロセッサ部１０は、画像に対する各種処
理を行なう演算プロセッサ１１、積和演算型の処理を行
なう並列プロセッサ１２と、画像メモリから所望部分の
画素データを切り出して共有メモリ１４に蓄積せしめる
ためのアドレスプロセッサ１３と、アドレスプロセッサ
１３と演算プロセッサ１１の間で、データの受渡しを行
なう共有メモリ１４から成っており、各々は高速信号う
・ｆンで結合される。また、マイクロコンビュ〜り部２
０は、コントロール用マイクロコンピュータ２１と、メ
モリや周辺装置用インタフェースボード２２、およびバ
スインクフェース回路２３より溝底され、高速プロセッ
サ１ｌＩｉＯとの結合は、バスインタフェース回Ｍ２３
−Ｆ介してアドレスプロセッサ１３に接続されている。

インタフェース部３０は、ＴＶインタフェース回路３１
とそれに付随Ｔる画１象メモリ３２から厄っており、マ
イコンバス２５を介してマイクロコンピュータ部２０に
接続される。このインタフェース部３０はｉ、１１ｇ−
１におけるインタフェース回路２に対ｊ５するものであ
り、高速プロセフ４Ｊ部１０、！ニーフィクロコンピュ
ータ部２０トカｌＩ！１１１７プロセツサ３に対応する
。

さて、ここで高速プロセッサ部１０　’ｃ　、アドレス
プロセッサ１３と演算プロセツ→ノー１１．１２のマル
チプロセツ→ノ゛栴成とした理由を説１月する。

１Ｎ！ｉＩ像処理の場合、画面全体に各種の前処理を施
すケースが多い。この処理は、第３図に示すように、一
般にテレビ画面３５を２５６　Ｘ　２４０　ｔたは５１
２　Ｘ　４８０程度の小さなメツシュに分割しくこの一
単位を画素と呼ぶ）、その画素単位に画面の明るさを６
ピットル８ビツト程度に数値化して、１ｉＩｌｉｌ像メ
モリに入れておいたものを・画像の左上から右下に２×
２画素単位の処理ウィンドウ３６を設定して走査し、Ｉ
ｔＸを行なうものである゛。なお、応３図において、３
７は対象となる部品の映像を示し、３Ｓはウィンドウを
拡大したものである。ここで、画像のエツジ−Ｈ１１（
ｌ　ＩＢするオペレータとしては、１Ｌｏｂｅｒｔｏ　
Ｇｒａｄｉｅｎｔ　と呼ばれる次式が用いられる。

Ｆｊｊ　：ｎ１ａＸ　（１ｆ　（ｉ　、　ｊ　）　−ｆ
　（ｉ−ｉ、ｊ−１）Ｉ　。

ｌ　ｆ　（ｉ−１１７）　−ｆ　（ｉｌｊ−１）ｌ　）
この処理をみてもわかるにうに、両面全体に対して行な
う処理は同じであり、それを規則的−な走査によって行
なうことになる。このため、データの取り出゛し順序は
演舞、によって影響を受すす、のらかしめ次のデータ７
ａ：Ｔｈ５み出してくることにより、演算と並行してデ
ータの＄備を行なうことが“Ｃきる。

従って、データ準備を専門的に行なうアドレスプロセッ
サ１３を、演界グロセツザ１１．１２と分離して設ける
ことにより、処理の並列化１こよる尚連化・２図ること
ができる。同時に、アドレスプロセッサをプログラム１
ｊｌｊ　ｎＩ町Ｉｊヒにして１５けは自鐵処理内答によ
りデータを用意するバクーンを各４ＪＪｆＸ更すること
がり能になり、処瑣〕′ルゴリズムに応じたム通ｌよデ
ータ準υ勤をすることができる。

ところで、第３図に示すようなデータ処理を１行なう場
合、特定の画素が何回参ｊ偵さＩ”するかを・考えてろ
ると、第４図に示すように、１回の走・査で２×２１１
Ｉ＋１先のウィンドウと訃１１゛４回、３゜×３画素の
ときは９１１μ照される。ここで、■。

→■にウィンドウが移るときは、次の１画素の−演算の
ための参照であり、■→■のときは、次の行のための参
照である。画面に対する走査は行単位に連続に行なわれ
るので、データの参照は、ある一定期間では特定の数行
に集中することが分かる。

ところで、画像メモリ３２は、画面全体の画素データを
格納するため、２５６　Ｘ　２４０画素画素面分割で、
６４Ｋ　Ｂ　１５１２　Ｘ　４８０画素画素面、分割で
２５６ＫＢと非常に大容量になってしまう。これを画像
処理で必要な高速性を持ったメモリで構成すると、大容
量のメモリ素子が使用できないた′め、大型、高価な装
置となってしまう。ここで、先に述べたある期間ではデ
ータの参照は数行程度の比較的小さな範囲に限定されて
いることを利用して、第５図に示すようにアドレスプロ
セッサ１３上に、画像メモリ３２からのデータを一時保
持する画面数性分のバッファメモリ１５ｆ設けることに
する。そして、くり返し参照されるデータをそこから取
り出して共有メモリ１４に設定する事にすると、画像メ
モリ３２は比較的低速大容量のメモリが使用でき、装置
の小形化。

低価格化を計ることができる。ここで各部の符号は第２
図の符号に対応するものである。

バッファメモリ１５は、アドレスプロセッサ１３の中で
第６図のメモリ４６のような構成で配置される。ここで
、アドレスプロセッサは、Ａバス４９とＢバス５０に夫
々選択されたレジスタ（出力バッファ（ＢＩＳ）４７、
ワークレジスタ（Ｗｌ）４８等の１つとレジスタ（ｇ１
〜）Ｌ４）４１〜４４０１つ）から設定されたデータを
演算回路（ＡＬＵ）４０で処理し、結果をＣバス５１に
出力し、その時定で選択されたＣバス５１上のレジスタ
（Ｒ１〜Ｒ，ｉ、Ｗｘ等）に結果を格納する。

ここでバッファメモリ４６に対するデータ設定もＣバス
５１からデータ設定ライン５３ヲ介してなされるが、バ
ッファメモリ４６からの読出しは、バッファメモリ４６
からのデータ出力にある程−変時間がかかるので直ちに
Ａバス４９に出力する事ができない。このため一旦デー
タ出カライン５４を介して出力バッファ（ＢＦ）４７に
値を設定してからＡバス４９に出力する。バッファメモ
リ４６の読み書きアドレスの設定は、アドレス設定ライ
ン５２によるインデクスレジスタ（Ｉ　Ｘ　）　４５Ａ
Ｉ由、又は直接アドレス指定して行なわれる。先に説明
したように、バッファメモリ４６内のデータの使用は、
出力バッファ４７経出で行なわれるため、１つのデータ
については読出しに２サイクル必要となるが、ここで読
出アドレス設定と出力バッファ４７への読出しが並行に
行なわれるなら、次々にデータｆＭ出す事が可能になる
。

ところで、バッファメモリ４６は、２５６　Ｘ　２４０
画逮／画面等に画面を分割したとき、その数行外を入れ
ておくバッファである。バッファメモリ４６内のデータ
のアドレス付けは、行方向に連続して第７図に示すよう
に、１次元的に配置されている。したがって、注目画素
の右側の画素は＋１、左側は−１、上側の画素は−２５
６、下側の画素は＋２５６それぞれ現在アドレスに加減
算をしたアドレスとなっている。画像処理の場合、第３
図にも示すように、隣接画素に対する参照のケースが非
常に多い。このため、ＩＸレジスタ４５を、第８図に示
すようにアップダウンカウンタによって構成し、４ビツ
ト年位でインクリメント・デクリメントできるようｆこ
する事により±１．±１６．±２５６が可能なレジスタ
とすることができる。第８図では４ビツトのアップダウ
ンカウンタ６０〜６２が主要な構成９％であり、そのタ
ーミナルカウント信号ＴＣで縦続された１２ビツトのカ
ウンタである。ここでＩＸｑジスタ４５への初期データ
の設定は、データロード信号ｌ（□８Ｔで行なわれ、Ｃ
バス５１の出力１直がレジスタ４５へ転送され、各カウ
ンタ６０〜６２の各並列データ入力端子Ｐへ初期設定ア
ドレス値がロードされる。そして、インクリメント、デ
クリメント指定ＵＤＣとイネーブル信号Ｅ　ｌ　、　ｊ
ｊ；２、Ｅ３のどれかを与えるとともに、クロック信号
ＣＬ　Ｋを与えることにより、カウンタ値が更新される
。その出力端子Ｑからの値をアドレスＡＤＩ（、として
バッファメモリ４６に与えることにより、任意の画素デ
ータをバッファメモリ４６ｔｃ読６書きすることができ
る。ここでモード指定イＨ号ｂｉ　ｌ　、　Ｍ　２は＋
１６．±２５６に対するもので、±１のときは無Ｊ３７
定である。

このよ°）に、■Ｘレジスタ４５をカウンタで構成する
事により、他の演■処理やメモリ読出しと並列にバッフ
７メモリ４６上の仄の参照アドレスを計算できるように
なり、第９図に示すように、プロクラムのステップ数を
少７１　＜できるだりでなく、並列処理による画像処理
速度の向上を計ることができる。第９図（ａ）は、本方
式によ′るゾロクラムレ０であり、（ｂ）はカウンタ構
成ｊこよらない場合のプログラム例である。（ａ）のほ
うがプログラムステップの削減等、高速化が計られてい
る。なお、第９図で←は値の格納、几ＨＡＤはメモリ読
出し、十は加算、ＩＮＣはカランミツ回路に対するイン
クリメント指定をめられす。

これと同様の事は、共有メモリ１４についても言える。

特に共有メモリ１４の場合、−行全体のデータを持つ必
要はないので、１６デ一タ単位で次の行のデータを格納
できるようにしてお（と±１で左右のデータへの参照、
＋１６で上下のデータへの参照が可能となる。これによ
り、共有メモリ１４にザイクリックにデータを格納、使
用するようにすると、連続的に全画面データをウィンド
ウとして走査できる。

次に、第１０図、第１１図及び第１２図を用いて共有メ
モリの構成並びにｌ［ｉ制御方法について説明する。

まず、ＭＩＯＩＮに示すように、共有メモリ１−１はア
ドレスプロセッサ１３、演算プロセッサ１１力）ら１１
」時にアクセス可能で、ＥＴ　１２　ｉ：目こ示すよう
に、それらの１処理サイクル中に読出し串書込みを各１
回することができる２ボートランダムアクセスメモリ７
０（以下、単にＤＰ　几Ａへ４という）を主体とし、画
素データの切出し・書込み（１０（アドレスプロセッサ
１３側）および画素データの読出し側（演ＦＩ：プロセ
ッサＩＬの１１）それぞれに対応して設りられるアドレ
スレジスタＡＤＩＬ−Ａ。

ＡＤＩも−Ｂからなっている。

更に、アドレスレジスタＡＤ几−Ａ　、　ＡＤＩも−Ｂ
は（−れぞれ、４ビツトのアップダウンカウンタ７１．
７２とアンドゲート７５１．および同７３　、７４と７
６とで構成されている。

Ｄ）’　Ｊ（、ＡＭ７０ハ、９１Ｊ　エｉｆ　＃　０〜
＃２５５　＋７）　２５６　＠地の高速ｅ中容輩の集積
メモリであって、第１１図に示すように、１６Ｘ］、６
画素データの蓄、漬そ可能としたものである。

各アドレスレジスタ、へＤ几−Ａ、ＡＤ几−Ｂは、それ
ぞれアドレスプロセッサ１３、演算プロセッサ１１から
の？シリーにより、ＤＰ　ｌ（ＡＭ７Ｑに対するアドレ
ス設定を１１い、各プロセッサ１３　、１１にデ゛−り
書込み、読出しを行わせる。

＋１インクリメント・デクリメントに対しては、制御信
号Ｅｌ（例えば、低レベル信号）。

Ｕ　／　Ｔ）　（例えば、アップのとき低レベル信号、
ダウンのとき高１７ベルの信号）をアップダウンカウン
タ７１　、７３に与えることにより、そのクロックパル
スＣＩ’の３−ｒ数結果に応じて所望のアト１／ス出力
ＡＤ−Ａ　、ＡＤ−Ｂが得られる。

］１り昧に、＋１６インクリメント・デクリメントに対
しては、制御信号Ｅ１６（例えば、低レベル信号）をア
ンドゲート？’５．７６経由で制御信号Ｕ／Ｄとさもに
アップダウンカウンタ７２　、７４に与えることにより
　ｆＮ　ｆｉｌのアドレス出カッｋ　Ｄ　−Ａ。

ＡＩＪ−ＢがＭＪられる。

これにより、例えは記、１１図に示すよつに、３Ｘ３ｉ
ｉ１１１ηｔデータによる定食をして参照説吊しを行う
場合、注目ｉｉ！］Ｊ素を番地＋（ｉ＋ｘ７）から番地
＋（ｉ十Ｈ３）へ移す゛ときは（＋１インクリメントそ
するときは）、番地＋（１＋３）＋（’＋１９）　、　
＃　（ｔ　＋３５）の３１而素テータを更新するだけで
よい。

また、＋１６インクリメントをするときは、番地＋　（
ｉ＋４８）、＋　（ｉ＋４９）、＃　（ｉ＋５０）の３
１血素データを更新するたけでよい。

−１，−１６デクリメントについても、同様に３画素デ
°−夕の更新をするだけでよいことは明らかである。。

なお、上述の場合、アドレスプロセッサ１３は、例えば
次に示すようなマイクロプログラム動作。

を行う。これは、次々と連続してデータ蓄積が可能なも
ので、従来のものより短縮化されて高速化されたもので
ある。

ＣＸ　、、　ＩもＩ ＰＩＡｉ（ＣＸ）　子　Ｉ４２．ＩＮＣ（ＣＸ、１６）
ＰＩＭ（ＣＸ’）＝、Ｊｔ３　、　ＩＮＣ（ＣＸ、１６
）Ｐ　ＩΔｑ（ＣＸ）＝Ｂ４ 」も　１”Ｒ］　＋　１ ここで、ＣＸおよびＰＩＭはアドレスレジスタＡ　Ｄ几
−Ａおよび、共有メモリド１に関する表示であり、１１
・１は、先頭ボインク用のワークレジスタ、几２．Ｒ３
，１も４は、共有メモリ１４に蓄積すべきデータ用のワ
ークレジスタ、ＩＮＣはインクリメントを示す。

このようにして、大容量の画像メモリ３２がら各時点で
の使用頻度の島い部分１ＩｆＩｌ像を切り出し共有メモ
リ１４を介して演り、プロセッサ１１に渡すことができ
る。

すなわち、部分画像メモリ槽底に応じて±１±１６等の
Ｎｕの単位でインクリメント・デクリメントすることに
より、隣接画素に対して容易にアクセスすることができ
るばかりでなく、それが各プロセッサ１３．１１等とは
独立に肋作するので高速処理が可ｈヒと１よる。

また、共有メモリ１４のメモ’ＪＲ子としては、その１
画素分の移動に対しでは、１列分のデータ更２またりで
済むとともに、アドレス割付けをしで読出し・曹き込ろ
をして比較的大各ｆｉｌのメモリ素子を使用することか
でさるので、回路の簡略化等により、装置の小形化が可
ＩＩニとなる。

第１３囚は、本発明によるアドレスプロセッサ及び演算
プロセッサのレジスタｊＮ　Ｊｒ５：　Ｌイ１である。

それてれ同一のレジスタ４ｉ’＋　Ｉｙ、’ｉ：とって
いる。図中、ワークレジスタ８２．８７　（］名１〜Ｉ
（４，ＢＫＳＶ、ＳＭＡＲ８Ｖ、ＷＫｌ、’ｖＶＫ２　
）は単なる１６ビツトレジスタである。ループカウンタ
８３（ＣＴＩ−ＣＴ３＞は８ビツトのカウンタであり、
最初に１回を設定しておいてあとカウント指示を出すと
、指示毎に１ずつ仙をを一色し、０から−１になった時
点で秦件ｈ■豆フラグ９１（１，ＦＬＡＧ）をＯにする
。それ以外は１にする。このフラグの内容により、条件
分岐では指定アドレスに分岐し、又同一命令を反復する
。図中、バイト反転マルチプレクサ９３（５ＷＡＰ　Ｍ
ＰＸ）は１６ビツトデータの上、下位反転回路であり、
これ柘使って２バイトデータの上位部分を簡単に切り出
す事ができる。ビット数カウンタ回路８０（ＢＴ）はＢ
Ｔに値を設定して、次回値を読むと、設定データの１６
ビツトのうち、１が立っていたビット数が読み出される
。サブルーチン処理レジスタ８４（ＪＸ）は、サブルー
チン構成用の゛レジスタであり、サブルーチンへの分岐
命令実行時、帰りアドレスがセットされる。ＪＸに設定
されたアドレスへ分岐する命令と組合イっせてサブルー
チンを構成する。ＴＲ，ＥＴＲレジスタ８９　、９０は
シフトレジスタであり、単独で、及び連結して１６ビツ
ト、３２ビツトのデータをシフトする事ができる。

このように本回路構成においては、演算回路４０（ＡＬ
Ｕ）を経由する演算と並列してバッファメモリ４６（Ｍ
ＢＭ）の読書きＣＴＩ〜ＣＴ３によるループ回数カウン
ト、ＴＲ，ＥＴＨによるシフト処理、ＢＴ回路による１
０ビツト数カウント、ＪＸレジスタを使用するサブルー
チン処理等が並列に行なえるように構成されており複数
処理の同時実行による高速化を行なっている。なお、第
１３図において、第６図と同一符号は同一部分を示し、
８１．８６は定数データ設定レジスタ（ＡＤＡＴＡ、Ｂ
ＤＡＴＡ）、８５は８ＢＣアドレスレジスタ（ＳＢＣＭ
ＡＲ）、８８はステータレジスタ（５ＴＡＴＵＳ）であ
る。また、９２，９４，９５゜９６及び９７は夫々条件
選択用、出力用、Ｂバス信号選択用、Ｃバス信号選択用
及びアドレス選択用のマルチプレクサである。

次に、第１４図を用いて本装置でのプロセッサ間の同期
方法を説明する。アドレスプロセッサ１３と演算プロセ
ッサ１１間では、命令語の同一サイクルで相互のプロセ
ッサが同時に相手プロセッサに対する同期命令を実行し
た時、同期成立として両方のプロセッサが次の命令に進
む。

片方のプロセッサでのみ同期命令が実行された時には、
そのプロセッサ側ではプログラムの進行を管理している
プログラムカウンタの更新を禁止し、同一命令のくり返
しサイクルに入る。

この命令の１サイクル内での概念的な処理ヲ第１４図に
示す。

ナオ、マイコンパスＩ／Ｆ２３経由、マイクロコンピュ
ータ側の画像メモリ３２等の読み書き終了に対する同期
は、終了フラグのチェックであり、終了フラグが立って
いないとプログラムカウンタの更新を禁止する。

゛これに関連する命令の進行コントロール部の構成を第
１５図に示す。画像プロセッサの命令語は、画像データ
とは別に命令語メモＩＪ　１００　（μｍＭＥＭ）に入
っており、画像データの読み書きとは並行して読み出し
実行制御される事により高速化が計られている。命令の
実行は途中に命令のデコード結果を入れる命令レジスタ
１０３（エル−１）　、　１０５　（ＩＲ−２）により
２段分パイプライン化された実行形態をとっている。

命令の進行は、コントロール用マイクロコンピュータ２
１からスタートストップｆｆｔｔｌ　却回路１０２　％
介する指示により次アドレス制御回路１０１が制御して
おり、レジスタ信号等を見ながら更新禁止信号を立てる
と■几−ｘ、ｒｇ−２の内容が変化しないままとなり、
同一命令をくり返す事になる。又、条件分岐命令でパイ
プラインでデコードしていない命令側へ制御が渡る時に
は、エルクリア信号によりＩＲ−１，ｉ几−２レジスタ
をクリアし、無効命令のダミー、サイクルを実行させて
新しい命令がフェッチされてくるのを待つ。ここで１０
４，１０５はデコーダを示し、１０７．１０８はアンド
ゲートを示す。また、Φｌ、Φ２はタイミングクロック
である。

次アドレス制御回路１０１の構＃：そ第１６図に示す。

この次アドレス制御回路１０１の特徴は分岐系の命令が
あった場合、分岐先の方を先にデコードするようにパイ
プライン制卸機構をコントロールする帛である。画像処
理の場合、第３図に示すように画面全面に対して同じ処
理を比較的短いループでくり返すため、パイプライン処
理で条件分岐命令での先行デコードが失敗した場合のダ
ミーサイクルの発生は１０％〜２０チの効率低下となる
。ところで両系に対するくり返し処理では先頭への分岐
でループ処Ｔ＋Ａｆ行ｌよい、それを画面全体６４００
０回くり返してからルーチンをぬけることになるため、
分岐側を先に展開していくほうが効率が良い。このため
判定コントロール回路１１０では、μｍＭＢＭ１００か
らの命令語読出時、分岐系命令をその時点でチェックし
、命令語プログラムカウンタ１１１　（Ｐ　Ｃ）のアド
レスをその才を重き替えてしまう事により分岐側を先に
展開している。なお、分岐せずに次の命令へ移る場合の
アドレスは、ブロクラムカウンタ保存レジスタ１１２，
１１３　（ＰＣｌ　、　ＰＣ２）を使って次命令アドレ
スを２サイクル分保存しておき１．ＰＣ２の内容をＰＣ
にロードする事で処理しでいる。各場合の４（１足コン
トロール回路１１０の動作を表１に示す。

ｌよお、第１５図、第１６図のに新禁止回路およびルー
プカウンタのＬフラグ・セットを組み合わせると、ルー
プカウンタが０となる才で同一命令を反復実行する自己
ループ命令を作ることができろ。この命令は、特定のピ
ッｔ・の切出し、メモリークリア、連続データ読１」シ
等に有効である。

この回路の動作を以下に祝明する。デコーダ１０６から
のコントロール信号に自己ループ命令指定ビットが立っ
ているときに、ループカウンタＣＴＩ〜ＣＴ３のカウン
ト指定ビットが立つ°Ｃいると、それにより指定ループ
カウンタのデクリメントを行なう。ぞして、そのカウン
ト結果が′０“となると、しレジスタを豆゛こる。判定
コントロール回路では、自己ループ６よ令指定ヒツトが
あると、Ｌフラグｉ−参ｒ［（し、豆つＣいなければ命
令の更新禁止ビットをたおす。その結果、命令レジスタ
（Ｉｌｔｌ、１ｌＬ２）の内容が更新されず、同一命令
をくり返す。

表　１ 〔発明の効果〕 以上説明したように、本発明によれば、プログラムによ
って容易に処理内容を変更することができ、対象や目的
に応じた機能とすることができる。また、尚速な処理が
可能となるため、即座な認識が可能となる。

【図面の簡単な説明】

第１図は不発明による画像処理装置が適用されるシステ
ムの１例を示す図、第２図は本発明による画像処理装置
の内部構成を示す図、第３図は画像処理の方法を説明す
るための図、第４図は２×２画素ウィンドウによる特定
画素の参照のされ方を示す図、第５図は画像プロセッサ
のメモリハイアラキ構成を示す図、男６図はバッファメ
モリの構成と制御回路を示す図、第７図は画像データの
バッファメモリへの格納方法を説明するための図、第８
図は第６図におけるインデクスレジスタの１構成例を示
す図、第９図は第８図によるブロクラムの１例のステッ
プ榊ｈＥ　（ａ）と、９Ｅ米のステップ構成（ｂ）を示
す図、第１０図は共有メモリの１実施例を示す図、第１
１図は共有メモリのメモＩＪ　、ｖＪ構成図第１２図は
第１０図におけるタイムチャート、第１３図はアドレス
プロセッサ、演算プロセッサの１例を示す回路図、＠１
４図は同期命令時のプロクラムカウンタの制御方法を説
明するためのフローチャート、第１５図は命令の進行コ
ントロール部の構成図、第１６図は化１５区の次アドレ
ス制御回路のＡ′１４成図である。 １・・・１楽用テレビカメラ（ＩＴＶ）２・・・画像入
力インタフェース回路 ３′・・・画像プロセッサ ４・・・ロボットコントローラ ５・・・ロボット　６・・・画像処理装置１０・・・高
速プロセッサ部　１１・・・演算プロセッサ】２・・・
積和演算並列プロセッサ １３・・・アドレスブ【】セッサ １４・・・共有メモリ　１５・・・バッファメモリ２０
・・・マイクロコンピュータ部 ２１・・・コントロール用マイクロコンピュータ２２・
・・インタフェースポード ２３・・・バスインタフェース回路 ２５・・・マイコンパス ３０・・・インタフェース部 ３１・・・ＴＶインタフニースＩｇｌ路３２・・・１ｉ
ｆｉＩ像メモリ 第３図 才４図 ／１５図 ト白ｖトＶ二 Δｒ（１ｏ順ト￥−ミ

Claims (1)

1. 【特許請求の範囲】 １、　プログラムに従って所望の画像データの処理を行
   なう画像処理装置において、画像データをディジタル化
   して格納する画像メモリと、該画像メモリ上の所望の画
   素に関するアドレシングを行い、対応する所望部分の画
   素データを取出すアドレスプロセッサと、該アドレスプ
   ロセッサから所望部分の画素データを逐時書き込まれる
   共有メモリと、該共有メモリ′に蓄積されたｍＪ素デー
   タをＰＩｒ望のブロック単位で受取り、順次に所望の走
   査、処理を行なう演算プロセッサとを有することを特徴
   とするプログラマブル画像処理装置。 ２、前記画像メモリと共有メモリとの間に、前記画像メ
   モリから、くり返し参照されるまとまった部分のデータ
   を受け取り、蓄積し、そこから前記共有メモリにデータ
   を設定する機能を有するバッファメモＩＪ　’Ｅ−設け
   たことを特徴とする特許請求の範囲第１項記載のプログ
   ラマブル画像処理装置。 ３、前記バッファメモリに対する読み書きと同時に、注
   目している画素の隣接画素のアドレスとなるようにイン
   クリメントもしくはデクリメントできる機能を有するア
   ドレスレジスタを設け、該レジスタにて前記バッファメ
   モリに対するアドレス管理を行なうことを特徴とする特
   許請求の範囲第２Ｍ記載のプログラマブル画像処理装置
   。 ４、　前記共有メモリは、前記アドレスプロセッサと演
   算プロセッサと力）ら各個別にアドレス設定を行なうこ
   とができ、読み出しまたは書き込みに応じて通商な数だ
   けアドレスをインクリメントまたはデクリメントを行な
   うことができる機構を有することを特徴とする特許請求
   の範囲第１項記載のプログラマブル画像処理装置。 ５、　前記画像メモリとは別に、処理プログラムを格納
   する命令語メモリを設け、該画像メモリのデータを読み
   書きするのと併行して前記命令語メモリから以降の命令
   データを先行して読み出せるようにした機構を有するこ
   とを特徴とする特許請求の範囲第１項記載のプログラマ
   ブル画像処理装置。 ６、命令語の実行をパイプライン的に行ない、条件分岐
   命令以降の命令語の取り出しデコードを分岐先の方を先
   に行なう手段を有することを特徴とする特許請求の範囲
   第１項記載のプログラマブル画像処理装置。 ７、　前記１像メモリの読み省き、各秘演算、多°数の
   画素に対する処理のくり返し回数を制御するループカウ
   ンタを有し、該ループカウンタのカウント処理と組み合
   わせて、指定された命令サイクル数だけ同一命令の実行
   を行なう手段を有することを特徴とする特許請求の範囲
   第１項記載のプログラマブル画像処理装置。