JPH02139972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02139972A JPH02139972A JP63293834A JP29383488A JPH02139972A JP H02139972 A JPH02139972 A JP H02139972A JP 63293834 A JP63293834 A JP 63293834A JP 29383488 A JP29383488 A JP 29383488A JP H02139972 A JPH02139972 A JP H02139972A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に液晶と組み合わせて画像表示
装置を構成するための薄膜トランジスタ（以後ティーエ
フティ（Ｔ Ｆ Ｔ）と呼ぶ）および液晶に電圧を印加
する表示電極をマトリクス状に形成したＴＦＴアレイの
製造方法に間するものである。
装置を構成するための薄膜トランジスタ（以後ティーエ
フティ（Ｔ Ｆ Ｔ）と呼ぶ）および液晶に電圧を印加
する表示電極をマトリクス状に形成したＴＦＴアレイの
製造方法に間するものである。
従来の技術
第２図にＴＦＴアレイの要部構成断面図を示す。
ガラス基板１上に例えばクロム等のゲート電極２なる第
１の導電体層が形成され、非晶質シリコン半導体層４が
窒化シリコンゲート絶縁体層３を介して形成され、アル
ミニウムまたはチタン等のソース、ドレイン電極５ａ、
５ｂなる第２の導電体層およびドレイン電極５ｂと接続
されているＩＴＯ等からなる透明表示電極６が形成され
ている。
１の導電体層が形成され、非晶質シリコン半導体層４が
窒化シリコンゲート絶縁体層３を介して形成され、アル
ミニウムまたはチタン等のソース、ドレイン電極５ａ、
５ｂなる第２の導電体層およびドレイン電極５ｂと接続
されているＩＴＯ等からなる透明表示電極６が形成され
ている。
次に上述の構造を持つＴＦＴアレイの従来の製作工程に
ついて簡単に説明する。まず、ガラス基板ｌ上全面にに
クロムをスパッタ蒸着し、フォトリソグラフィによりク
ロムの不用部分を除去して所望の形状のゲート電極２を
形成する。ついで全面に窒化シリコンゲ、−ト絶縁体層
３、非晶質シリコン半導体層を化学気相堆積法等により
順次被４着する。その後、第２図に示すように、非晶質
シリコン半導体層をフォトリソグラフィを用いて島状の
半導体層４にする。さらに、酸化インジウム−スズ（Ｉ
ＴＯ）を全面にスパッタ蒸着した後、フォトリソグラフ
ィによりＩＴＯの不用部分を除去して所望の形状の透明
表示電極６を形成する。そして最後に、アルミニウムを
全面にスパッタ蒸着した後、フォトリソグラフィにより
アルミニウムの不用部分を除去して所望の形状のソース
、ドレイン電極５ａ、５ｂを形成してＴＰＴプレイが完
成する。
ついて簡単に説明する。まず、ガラス基板ｌ上全面にに
クロムをスパッタ蒸着し、フォトリソグラフィによりク
ロムの不用部分を除去して所望の形状のゲート電極２を
形成する。ついで全面に窒化シリコンゲ、−ト絶縁体層
３、非晶質シリコン半導体層を化学気相堆積法等により
順次被４着する。その後、第２図に示すように、非晶質
シリコン半導体層をフォトリソグラフィを用いて島状の
半導体層４にする。さらに、酸化インジウム−スズ（Ｉ
ＴＯ）を全面にスパッタ蒸着した後、フォトリソグラフ
ィによりＩＴＯの不用部分を除去して所望の形状の透明
表示電極６を形成する。そして最後に、アルミニウムを
全面にスパッタ蒸着した後、フォトリソグラフィにより
アルミニウムの不用部分を除去して所望の形状のソース
、ドレイン電極５ａ、５ｂを形成してＴＰＴプレイが完
成する。
発明が解決しようとする課題
前述のＴＦＴアレイの製造方法では所望の形状の電極等
を形成するために、少なくとも４回のフォトリソグラフ
ィを用いている。このフォトリソグラフィは、材料上に
塗布したフォトレジスト（感光性樹脂）をフォトマスク
を通して露光しくこの時すでに前のフォトリソグラフィ
により形成した形状に整合させる必要がある）、次いで
現像することにより所望の形状として残し、レジストが
残らずに露出している各材料の不要部分をエツチングし
て除去する技術である。このようにフォトリソグラフィ
は所望の形状を形成するために、フォトレジスト塗布−
フオドマスク整合−露光一現像一エッチングーレジスト
除去というように多くの工程が必要であるという課題を
有する。さらに大型基板にフォトマスクを使うフォトリ
ソグラフィにより所望の形状を形成するためには、数度
に分割して露光する必要があり、従って工程数が増加し
、分割部分を精密に整合させることが技術的に困難であ
るという課題を有している。
を形成するために、少なくとも４回のフォトリソグラフ
ィを用いている。このフォトリソグラフィは、材料上に
塗布したフォトレジスト（感光性樹脂）をフォトマスク
を通して露光しくこの時すでに前のフォトリソグラフィ
により形成した形状に整合させる必要がある）、次いで
現像することにより所望の形状として残し、レジストが
残らずに露出している各材料の不要部分をエツチングし
て除去する技術である。このようにフォトリソグラフィ
は所望の形状を形成するために、フォトレジスト塗布−
フオドマスク整合−露光一現像一エッチングーレジスト
除去というように多くの工程が必要であるという課題を
有する。さらに大型基板にフォトマスクを使うフォトリ
ソグラフィにより所望の形状を形成するためには、数度
に分割して露光する必要があり、従って工程数が増加し
、分割部分を精密に整合させることが技術的に困難であ
るという課題を有している。
一方、大型基板に上述したようなりロム等の材料をスパ
ッタ法等により蒸着するためには非常に大型の真空装置
が必要であるため、製造コストが高価になるという課題
も有している。
ッタ法等により蒸着するためには非常に大型の真空装置
が必要であるため、製造コストが高価になるという課題
も有している。
本発明はかかる従来の技術の課題に鑑みなされたもので
、ＴＦＴアレイの導電体層を印刷法により形成すること
により、フォトマスクを使用するフォトリソグラフィを
用いることなく半導体装置の製造方法を提供することを
目的としている。
、ＴＦＴアレイの導電体層を印刷法により形成すること
により、フォトマスクを使用するフォトリソグラフィを
用いることなく半導体装置の製造方法を提供することを
目的としている。
課題を解決するための手段
本発明は、ゲート、ソース、ドレイン電極の導電体層あ
るいは透明表示電極の少なくともひとつを印刷法により
形成するものである。
るいは透明表示電極の少なくともひとつを印刷法により
形成するものである。
また、基板上に塗布したフォトレジストをゲート電極な
る第１．の導電体層をフォトマスクの代用にして露光、
現像してゲート電極形状に残し、その後フォトレジスト
が残らずに露出している半導体層等の不要部分をエツチ
ングして除去する。
る第１．の導電体層をフォトマスクの代用にして露光、
現像してゲート電極形状に残し、その後フォトレジスト
が残らずに露出している半導体層等の不要部分をエツチ
ングして除去する。
作用
本発明は上述したように、各種電極の形成方法として印
刷法を用いることにより、それぞれの電極の必要部分の
みを所望の形状で被着形成できるため、フォトマスクを
使うフォトリソグラフィが必要なく、また分割して形成
する必要がないため大型基板にも一度の工程で容易に形
成できる。
刷法を用いることにより、それぞれの電極の必要部分の
みを所望の形状で被着形成できるため、フォトマスクを
使うフォトリソグラフィが必要なく、また分割して形成
する必要がないため大型基板にも一度の工程で容易に形
成できる。
また、ゲート電極なる第１の導電体層をフォトマスクの
代用にしてフォトレジストを露光して現像することによ
り、フォトマスクを使用することなく必要とする半導体
層等をゲート電極に整合して形成できる。
代用にしてフォトレジストを露光して現像することによ
り、フォトマスクを使用することなく必要とする半導体
層等をゲート電極に整合して形成できる。
以上述べたように本発明によればフォトマスクを使うフ
ォトリソグラフィを用いずに各材料を所望の形状で形成
できるため、大型基板を用いてもＴＦＴアレイを容易に
製造できる。
ォトリソグラフィを用いずに各材料を所望の形状で形成
できるため、大型基板を用いてもＴＦＴアレイを容易に
製造できる。
実施例
以下、本発明の実施例について図面に基づいて説明する
。
。
第１図に本実施例のＴＦＴアレイの工程断面図を示す。
第１図（ａ）に示すようにガラス基板ｌ上にゲート電極
２となる金属（例えば金、銀、白金、銅、アルミニウム
、クロム、タングステン、チタン等）を印刷法により図
のような形状で被着する０次に第１図（ｂ）に示すよう
に全面に化学気相堆積法により窒化シリコンゲート絶縁
体層３を被着し、さらに半導体層４１（例えば多結晶シ
リコン半導体、非晶質シリコン半導体等）を連続して被
着する。そして以下のような方法にて不必要な部分の半
導体層を除去する。まず、ポジ型フォトレジスト（未感
光部分のフォトレジストが現像後に残る）を全面に塗布
後ガラス基板ｌの裏面より光を照射することにより、ゲ
ート電極２が形成されていない場所のフォトレジストが
露光され（裏面露光）、ついで現像することによりゲー
ト電極２上にフォトレジストが残る。そしてフォトレジ
ストが残存していない部分の半導体層４１をエツチング
し、その後フォトレジストを除去すると第１図（ｃ）に
示すような半導体層４が形成される。このようにして不
必要な部分の半導体層を除去した後、第１図（ｄ）に示
すような形状でＩＴＯからなる透明表示電極６を印刷法
により形成し、最後に第２図に示すうな形状でソース、
ドレイン電極５ａ、５ｂとなる金属（例えば上述した金
属）を印刷法により形成して、本発明によるＴＰＴプレ
イが完成する。
２となる金属（例えば金、銀、白金、銅、アルミニウム
、クロム、タングステン、チタン等）を印刷法により図
のような形状で被着する０次に第１図（ｂ）に示すよう
に全面に化学気相堆積法により窒化シリコンゲート絶縁
体層３を被着し、さらに半導体層４１（例えば多結晶シ
リコン半導体、非晶質シリコン半導体等）を連続して被
着する。そして以下のような方法にて不必要な部分の半
導体層を除去する。まず、ポジ型フォトレジスト（未感
光部分のフォトレジストが現像後に残る）を全面に塗布
後ガラス基板ｌの裏面より光を照射することにより、ゲ
ート電極２が形成されていない場所のフォトレジストが
露光され（裏面露光）、ついで現像することによりゲー
ト電極２上にフォトレジストが残る。そしてフォトレジ
ストが残存していない部分の半導体層４１をエツチング
し、その後フォトレジストを除去すると第１図（ｃ）に
示すような半導体層４が形成される。このようにして不
必要な部分の半導体層を除去した後、第１図（ｄ）に示
すような形状でＩＴＯからなる透明表示電極６を印刷法
により形成し、最後に第２図に示すうな形状でソース、
ドレイン電極５ａ、５ｂとなる金属（例えば上述した金
属）を印刷法により形成して、本発明によるＴＰＴプレ
イが完成する。
本実施例によれば、ゲート、ソース、ドレインの各電極
および透明表示電極となる導電体材料を、フォトリソグ
ラフィを用いずに必要とする形状で形成できる。従って
、例えば１ｍ四方のような大型基板上にも精密な分割露
光によるフォトリソグラフィを用いることなく容易にＴ
ＦＴアレイを製造できる。
および透明表示電極となる導電体材料を、フォトリソグ
ラフィを用いずに必要とする形状で形成できる。従って
、例えば１ｍ四方のような大型基板上にも精密な分割露
光によるフォトリソグラフィを用いることなく容易にＴ
ＦＴアレイを製造できる。
次に他の実施例について説明する。
本実施例では第１の実施例と同様第３図（ａ）に示すよ
うにガラス基板２１上にゲート電極２２を形成する０次
に全面に化学気相堆積法により窒化シリコンゲート絶縁
体層、半導体層（例えば多結晶シリコン半導体、非晶質
シリコン半導体等）、第２の窒化シリコン絶縁体層を連
続被着した後に、第１の実施例で不要な半導体層を除去
した方法と同一方法（裏面露光）を用いて、第２の窒化
シリコン絶縁体層を第３図（ｂ）に示すような形状の保
護絶縁体層７にする。つづいて印刷法によりソース、ド
レイン電極２５ａ、２５ｂを形成し、フッ酸と硝酸の混
合液に基板を浸漬して保護絶縁体層およびソース、ドレ
イン電極が形成されていない部分である一部の不要な半
導体層を除去する（第３図（ｃ）に示す）。最後に第３
図（ｄ）に示すように印刷法により透明表示電極２６を
形成して、本実施例のＴＦＴアレイが完成する。
うにガラス基板２１上にゲート電極２２を形成する０次
に全面に化学気相堆積法により窒化シリコンゲート絶縁
体層、半導体層（例えば多結晶シリコン半導体、非晶質
シリコン半導体等）、第２の窒化シリコン絶縁体層を連
続被着した後に、第１の実施例で不要な半導体層を除去
した方法と同一方法（裏面露光）を用いて、第２の窒化
シリコン絶縁体層を第３図（ｂ）に示すような形状の保
護絶縁体層７にする。つづいて印刷法によりソース、ド
レイン電極２５ａ、２５ｂを形成し、フッ酸と硝酸の混
合液に基板を浸漬して保護絶縁体層およびソース、ドレ
イン電極が形成されていない部分である一部の不要な半
導体層を除去する（第３図（ｃ）に示す）。最後に第３
図（ｄ）に示すように印刷法により透明表示電極２６を
形成して、本実施例のＴＦＴアレイが完成する。
本実施例ではソース、ドレイン電極間のチャンネル部と
なる半導体層上に保護絶縁体層が形成されるためＴＰＴ
特性が安定化する。
なる半導体層上に保護絶縁体層が形成されるためＴＰＴ
特性が安定化する。
次に他の実施例について説明する。
本実施例では、上述した第１の実施例の製作工程におい
て第１図（Ｃ）に示す工程まで同様の工程で制作し、そ
の後第４図に示すように、ＩＴＯからなるソース電極３
５とドレイン電極と透明表示電極が一体化した電極３６
を同時に印刷法により形成して、本実施例のＴＦＴアレ
イが完成する。
て第１図（Ｃ）に示す工程まで同様の工程で制作し、そ
の後第４図に示すように、ＩＴＯからなるソース電極３
５とドレイン電極と透明表示電極が一体化した電極３６
を同時に印刷法により形成して、本実施例のＴＦＴアレ
イが完成する。
本実施例によれば、ソース、ドレイン電極と透明表示電
極を同一工程で形成できるために工程数を削減でき、さ
らに製作コストを低減できる効果を有する。
極を同一工程で形成できるために工程数を削減でき、さ
らに製作コストを低減できる効果を有する。
なお、本発明の３実施例ではゲート、ソース、ドレイン
の各電極および透明表示電極のすべてを印刷法により形
成することについて説明したが、本発明ではこれら電極
の少なくとも一つを印刷法により形成するだけでも従来
に比べ、制作コストの低減、大型基板を用いた製造の容
易性の向上、等の効果を有する。
の各電極および透明表示電極のすべてを印刷法により形
成することについて説明したが、本発明ではこれら電極
の少なくとも一つを印刷法により形成するだけでも従来
に比べ、制作コストの低減、大型基板を用いた製造の容
易性の向上、等の効果を有する。
以上本発明の詳細な説明では、ＴＰＴの構造がガラス基
板上にゲート電極、ゲート絶縁体層、半導体層、ソース
、ドレイン電極の順に形成するいわゆる逆スタガ構造の
製造方法について説明したが、ソース、ドレイン電極、
半導体層、ゲート絶縁体層、ゲート電極の順に形成する
スタガ構造の製造方法についても同様の効果を有するこ
とはいうまでもない。
板上にゲート電極、ゲート絶縁体層、半導体層、ソース
、ドレイン電極の順に形成するいわゆる逆スタガ構造の
製造方法について説明したが、ソース、ドレイン電極、
半導体層、ゲート絶縁体層、ゲート電極の順に形成する
スタガ構造の製造方法についても同様の効果を有するこ
とはいうまでもない。
発明の効果
以上述べてきたように、本発明はゲート、ソース、ドレ
インの各電極および透明表示電極となる導電体材料の少
なくとも一つをを印刷法により被着形成することにより
、製造工程においてフォトマスクを用いたフォトリソグ
ラフィの工程をを軽減できることから大型基板上に容易
にＴＦＴアレイを製造できる効果を有する。また、フォ
トリソグラフィの工程が削減できるとともに、導電体材
料の真空装置による蒸着工程を必要としないため、ＴＦ
Ｔアレイの製作コストを低減できる効果をも有する。
インの各電極および透明表示電極となる導電体材料の少
なくとも一つをを印刷法により被着形成することにより
、製造工程においてフォトマスクを用いたフォトリソグ
ラフィの工程をを軽減できることから大型基板上に容易
にＴＦＴアレイを製造できる効果を有する。また、フォ
トリソグラフィの工程が削減できるとともに、導電体材
料の真空装置による蒸着工程を必要としないため、ＴＦ
Ｔアレイの製作コストを低減できる効果をも有する。
第１図（ａ’）〜（ｄ）及び第３図（ａ） 〜（ｄ）−
ト電極、 ３．２３・・・ゲート絶縁体層、４．２４拳
・・半導体層、５ａ、２５ａ、３５・・・ソース、５ｂ
、２５ｂ争・争ドレイン電極、６．２６．３６・・・透
明表示電極、７・・・保護絶縁体層。 代理人の氏名 弁理士 粟野重孝 はか１名ＦＴプレイ
の要部構成断面図である。 １．２１・・・ガラス基板、２．２２争・・ゲ１％、１
図 第 ２図 ５ａ 、 ５ｂ、−−ソース・ドしインミオ曇ン 篇 ン２ 図 ２］・・・ガラス葛引反 第 図 ３５− ソース電才憂 ３６−透明表示電極
ト電極、 ３．２３・・・ゲート絶縁体層、４．２４拳
・・半導体層、５ａ、２５ａ、３５・・・ソース、５ｂ
、２５ｂ争・争ドレイン電極、６．２６．３６・・・透
明表示電極、７・・・保護絶縁体層。 代理人の氏名 弁理士 粟野重孝 はか１名ＦＴプレイ
の要部構成断面図である。 １．２１・・・ガラス基板、２．２２争・・ゲ１％、１
図 第 ２図 ５ａ 、 ５ｂ、−−ソース・ドしインミオ曇ン 篇 ン２ 図 ２］・・・ガラス葛引反 第 図 ３５− ソース電才憂 ３６−透明表示電極
Claims (6)
- （１）基板の一主面上に第１の導電体層を選択的に被着
形成する工程と、絶縁体層を被着形成する工程と、少な
くとも前記第１の導電体層の一部と重なるように半導体
層を被着形成する工程と、前記半導体層の一部と重なる
ように第２の導電体層を選択的に被着形成する工程とを
有し、前記第１の導電体層、第２の導電体層を形成する
工程の一方あるいは両方が印刷法により形成する工程で
あることを特徴とする半導体装置の製造方法。 - （２）半導体層が非単結晶シリコンであることを特徴と
する請求項１記載の半導体装置の製造方法。 - （３）半導体層の一部と重なるように第２の絶縁体層を
選択的に被着形成する工程を有する請求項１記載の半導
体装置の製造方法。 - （４）第１の導電体層をフォトマスクの代用にして前記
半導体層、前記絶縁体層の一方あるいは両方を所望の形
状に加工する工程を有する請求項１記載の半導体装置の
製造方法。 - （５）透明表示電極となる透明導電体を印刷法により前
記第２の導電体層と電気的に接続するように選択的に被
着形成する工程を有する請求項１記載の半導体装置の製
造方法。 - （６）第１の導電体層、前記第２の導電体層の一方ある
いは両方が透明導電体であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293834A JPH02139972A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293834A JPH02139972A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139972A true JPH02139972A (ja) | 1990-05-29 |
Family
ID=17799762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293834A Pending JPH02139972A (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139972A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071478A1 (en) * | 2001-03-02 | 2002-09-12 | Koninklijke Philips Electronics N.V. | Thin film transistors and method of manufacture |
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| JP2003505889A (ja) * | 1999-07-21 | 2003-02-12 | イー−インク コーポレイション | 電子ディスプレイを制御するための電子回路素子を作製する好適な方法 |
| JP2004241769A (ja) * | 2003-01-17 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | レジストパターンの作製方法及び半導体装置の作製方法 |
| JP2010192935A (ja) * | 2003-01-17 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8053174B2 (en) | 2003-02-05 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for wiring |
-
1988
- 1988-11-21 JP JP63293834A patent/JPH02139972A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003505889A (ja) * | 1999-07-21 | 2003-02-12 | イー−インク コーポレイション | 電子ディスプレイを制御するための電子回路素子を作製する好適な方法 |
| JP4948726B2 (ja) * | 1999-07-21 | 2012-06-06 | イー インク コーポレイション | 電子ディスプレイを制御するための電子回路素子を作製する好適な方法 |
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| JP2010192935A (ja) * | 2003-01-17 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010258473A (ja) * | 2003-01-17 | 2010-11-11 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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| US8460857B2 (en) | 2003-02-05 | 2013-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for wiring |
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