JPH02140830A - 高速ｃｐｕにおけるマイクロ命令スタックのアドレス指定方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・コンピュータ、−層詳しくは、中
央演算処理装置におけるマイクロ命令記憶装置のアドレ
ス指定に関する。

高性能マイクロコード・パイプライン化中央演算処理装
置がＤｉｇｉｔａｌ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎ
ａｌ、　１９８７年２月号、２０〜３３頁の５ｕｄｈｉ
ｎｄｒａ　Ｎ、　Ｍｉｓｈｒａの’Ｔｈｅ　ＶＡＸ　８
８００　Ｍｉｃｒｏ−ａｒｃ旧Ｌｅｃｔｕｒｅ　Ｊに記
載されている。この形式の中央演算処理装置では、パイ
プライン化したマイクロ命令が用いられ、実行動作およ
びメモリ管理動作を制御しており、最低限ストールまた
はノーオペレーションでマシンサイクル毎に新しいマイ
クロ命令を確定し、最大限の性能と効率が得られるよう
に努力がなされている。マシンサイクル毎に新しいマイ
クロ命令を実行するというこの目的は、もちろん、クロ
ック速度か高くなるにつれてより一層難しくなるし、マ
イクロコードが複雑になれば、それだけ多くのＣａ　１
１．Ｒｅｔｕｒｎたいぶのマイクロ命令を必要とする。

その場合、マイクロアドレスが甘えぶされ、再格納され
る。

上記の論文ては、Ｃａｌｌが実行されたときにＰｕ’ｓ
ｈ　　ｔｏ　　５ｔａｃｋ動作によって現在のマイクロ
アドレスをセーブし、次いで、Ｒｅｔｕ「ｎか実行され
たときにＰｏｐ　　ｆｒｏｍ　　５ｔａｃｋ動作を行う
のにスタックがしばしば使用される。しかしながら、高
度にパイプライン化された中央演算処理装置アーキテク
チャでは、高いクロック速度で運転するので、成る種の
従来使用されているスタック構造は連続したＣａ１１．
Ｒｅｔｕｒｎマイクロ命令を実施できない。これは、マ
イクロ命令を解読したり、スタック・ポインタを増分、
減分したり、スタックを読取ったり、書込んだりする等
で時間がかかるからである。

したがって１本発明の主たる目的は、中央演算処理装置
、特に高速パイプライン化中央演算処理装置でマイクロ
命令をアドレス指定する改良方法を提供することにある
。本発明の別の目的は高速動作の可能な改良したスタッ
ク・メモリ形態を提供することにある。また別の目的は
高速中央演算処理装置でのマイクロ命令実行等てＣａｌ
ｌ、Ｒｅｔｕｒｎタイプの命令を実行する改良方法を提
供することにある。またさらに別の目的は特にマイクロ
命令アドレス・スタックにおける待ち時間を除くことに
よってスタックＰｕ５ｈ、Ｐｏｐ動作を実行する改良方
法を提供することにある。

本発明の一実施例によれば、高速パイプライン化中央演
算処理装置でマイクロ命令のアドレス指定を行う際に改
良したスタック・メモリが用いられ、パイプラインを通
してのマイクロ命令のステ−ピングを遅延させることな
くＣａ　ｌ　１．Ｒｅｔｕｒｎ操作が実行される。この
改良スタックは読み出しのために成るレジスタを指定し
、書込みのために次に高位のレジスタを指定するように
接続したポインタを備える先入れ後出し式メモリであり
、ＣａｌｌまたはＲｅｔｕｒｎの可能性が解読される前
に読み出し、書き込みがマイクロサイクル毎に行われる
。解読されたマイクロ命令がＣａ１１であるかＲｅｔｕ
ｒｎであるかどうかがわかった場合にのみ、読み出され
たデータが使用されるか、あるいは、書込まれたデータ
が有効と判断され、増分あるいは減分が実施される。こ
うしてスタックを使用しているマイクロ命令があるとき
には、解読、次いで、増分あるいは減分のためにはなん
ら遅延は生じない。

本発明の新規であると考えられる特徴は特許請求の範囲
に記載しであるが１発明そのものならびに他の特徴、利
点は添付図面に関連して成る特殊な実施例の以下の詳し
い説明を読むことによって最も良く理解して貰えよう。

「中央演算処理袋に」 第１図を参照して、ここには、本発明の特徴を使用し得
る中央演算処理装置ｌＯか示しである。

好ましい実施例では、この中央演算処理装置ｌＯは単一
の集積回路として構成されているが、集積回路チップセ
ットであってもよいし、１つまたはそれ以上の回路板に
実装した標準の論理回路あるいはゲート・アレイを備え
たものであってもよい。本発明はパイプライン化した中
央演算処理装置のどれにも有用であるが、ここて説明す
る例はＶＡＸ命令セットを実行し、本出願人の販売して
いるＶＡＸコンピュータのアーキテクチャにほぼ適合す
るものである。図示実施例ては、中央演算処理装置１０
はシステム・データ・バス１１（たとえば、６４ビウト
双方向バス）と、２７ビツト・システム・アドレス・バ
ス１２と、システム制御バス１３とに接続している。こ
れらのバス１１．１２．１３はシステム・メモリ１５に
接続している。このシステム・メモリ１５は詳細には示
していないが、キャッシュとキャッシュ・コントローラ
を通常包含することになる。バスは種々の１１０機器に
もアクセスする。

中央演算処理装置１０は、内部構造として、命令ユニッ
ト２０（以下、ｒＩ−ＢｏｘＪと呼ぶ）を包含し、これ
は実行のためのマシン・レベル命令を解読するように作
用する。他に、実行ユニット２１（以下、ｒＥ−Ｂｏｘ
Ｊと呼ぶ）があり。

これは命令の実行のデータ操作部分を実施する。

この中央演算処理装置１０はマイクロコーデッド式であ
り、制御記憶装置２２を使用する。この制御記憶装置２
２はおそらくはＩＫまたは２にワードのマイクロ命令を
含むＲＯＭ　（またはＥＰＲＯＭ等）からなり、各ワー
ドは本例では５０ビツト幅である。制御記憶装置はマイ
クロシーケンサ２３によってアドレス指定される。この
マイクロシーケンサは命令ユニット２０から１１ビツト
・ディスパッチ・バス２５て受は取られた入口点アドレ
スまたはディスパッチ・アドレスに基いて制御記憶装Ｍ
２２の１１ビツト・アドレス入力部２４に一連のマイク
ロアドレスを発生する。制御記憶装置２２からの出力部
はマイクロ命令バス２６（本例では、５０ビツト幅）で
あり、バス２６の１６ビツトはマイクロシーケンサ２３
の入力部２７に接続していて入口点をたどる順序でマイ
クロ命令のアドレスを与えると共にマイクロ記憶装置ア
ドレス指定の制御を行う、マイクロ命令バス２６の残り
の３４ビツトは実行ユニット２１および中央演算処理装
置１０の他の部分への制御入力２日として用いられる。

中央演算処理装置１０は仮想アドレス指定を使用し、仮
想アドレスを物理的なアドレスに変換するのにメモリ管
理ユニット３１（Ｍ−Ｂｏｘとも呼ぶ）を用いている。

このユニット３１は命令ユニット２０のための命令取り
出しの調停も行う。

メモリ管理ユニットはマイクロ命令バスからの３４ビツ
ト入力２８ならびに他の信号によって制御される。ユニ
ット３０は出力部３２を経て３０ビット内部アドレス・
バス３１に接続しており、３２ビツトＡＬＵ　　ＡＡＢ
ｕｓ３３によって実行ユニット２１に接続していてメモ
リ管理ユニットからアドレス・レジスタを読み出す、メ
モリ管理ユニット３０と実行ユニットの間の他の接続部
としては、３２ビツトＡＬＵ出力バス３４と３２ビット
書き込みデータ・バス３５があり、これらのバス３３．
３４．３５の機能は実行ユニット２１の内部構造に触れ
たときに説明する。ユニット３０はメモリ動作およびワ
ード長を定める目的で実行ユニットからライン３６を経
て制御ビットを受は取る。ライン３６上のこれらの制御
ビットは命令ユニウド２０で発生し、制御バス３８の一
部として実行ユニット２１に送られる。メモリ管理ユニ
ット３０ならびに実行ユニット２１はマイクロテストと
呼ぶ制御信号を生成し、これらの制御信号は３ビツト・
バス３９を経てマイクロシーケンサ２３の入力部に送ら
れる。これは実行ユニット２１またはメモリ管理ユニッ
ト３０内の事象で決定されるマイクロ命令分岐動作のた
めの条件データである。

中央演算処理装置ｌＯは一層キャッシュ４０（ｒＰ−−
ＣａｓｈｅＪとも呼ぶ）を包含し、これは本例てはすぐ
前に使用されたメモリ・データを含む２にバイト高速Ｒ
ＡＭてあり、このデータは命令てもデータてもよい。キ
ャッシュ４０は３０ビット内部アドレス・バス３１に接
続しており、３２ビツト内部データ・バス４１にも接続
している。内部データ・バス４１は命令ユニット２０で
使用するためにメモリ管理ユニット３０によって取り出
された命令を連んたり、実行ユニット２１への、あるい
は、実行ユニット２１からのオペランドを運ぶ。

バス・インターフェイス・ユニット４２か、内部指令バ
スならびにクロックや他の制御ビットに基いて、中央演
算処理装置１０の種々の内部バスとシステム・バス１１
．１２．１３の間の接続の制御あるいは調停を行う。

命令ストリームに含まれる即時（またはリテラル）オペ
ランドあるいはアドレスはバス４１によって命令ユニッ
ト２０にロートされる。これらのオペランドは実行ユニ
ット２１に送られて３２ビツト・バス４３によってレジ
スタにロートされる。

クロックジェネレータ４４が４位相出力（ｐｈｉ−１−
ｐｈｉ−４）を発生し、これは後述するように４つの位
相Ｐ１、Ｐ２、Ｐ３、Ｐ４のマシンサイクルを定める。

たとえば、クロック率は２４ＭＨｚてあり、この場合、
４０ｎｓのマシンサイクルを発生する。

［実行ユニット］ 次に第２図を参照して、実行ユニット２１がここに一層
詳しく示しである。このユニットは３２ビツトＡＬＵ４
５を包含し、これはＡＡＢｕｓ３３からの３２ビツト幅
のＡ入力とＡＢＢｕｓ４６からの３２ビツト幅のＢ入力
とを有する。ＡＬＵ４５はバス２８からの現在使用され
ているマイクロ命令のフィールドによって定められるよ
うな中央演算処理装置の命令セクトを支援するのに必要
なＡｄｄ、５ｕｂｔｒａｃｔ、ＯＲ等の動作を実施する
。ＡＬＵの出力は常にリザルト・バス４７、したがって
、書き込みバス３５に送られるリザルト・バスへのデー
タの源は２つだけであり、ＡＬＵとバレル・シフタ４８
である。このバレル・シフタは命令セットのシフト動作
を実施する６４ビツトイン・３２ビツトアウト・シック
・ユニットである。バス２８を経て送られてきたマイク
ロ命令のフィールドの制御の下に、ゼロ−３２ビツト右
シフトとゼロ−３２ビツト左シフトか実施され得る。リ
ザルト・バス４７上のデータはバイパスのためにＡＡＢ
ｕｓ３３あるいはＡＢＢｕｓ４６にロードされ、あるい
は書き込みバス３５ならびにメモリ管理ユニット３０に
通じるＡＬＵ出力バス３４にロートされ得る。

書き込みバス３５はレジスタ・ファイル５０に書き込み
を行うことができ、このレジスタ・ファイルは１５個の
汎用レジスタと、１８個の一層レジスタと、８個のメモ
リ・データ・レジスタとを含む一組の５１個の３２ビツ
ト・レジスタである、これらのレジスタは現在使用され
ているオペランドおよびアドレスを含み、レジスタ・フ
ァイルへの書き込み、また、そこからの読み出しは現在
のマイクロ命令のフィールドの制御の下に行われレジス
タ・ファイルの出力のみが３２ビット出力部５１．５２
によってＡＡＢｕｓ３３またはＡＢＢｕｓ４６へ送られ
る。内部データ・バス４１もマイクロ命令によって決定
される等してレジスタ・ファイルの成るレジスタにロー
データ５３を経て書き込みを行い得る。内部データ・バ
スはレジスタ・ファイルをバイパスして、入力部５４を
経てＡＡＢｕｓ、ＡＢＢｕｓに直接書き込みを行うこと
もできる。これは、内部データ・バスがレジスタ・ファ
イルに書き込まれつつあるときや同じサイクル内てＡＬ
Ｕ入力としても使用されているときに行われる。

シフト・カウンタ・レジスタ５５はシック４８のための
シフト・カウントを与えるものであり。

サイクルをカウントするようにも作用する（通常これは
乗算や除算で有用である）。このカウント５５は書き込
みデータ・バス３５からロードされるか、あるいは、マ
イクロ命令制御の下にＡＡＢｕｓあるいはＡＢＢｂｕｓ
ヘロードされ得る３２ビツト・レジスタである。

内部加算器を含む３２ビツト・プログラム・カウント５
６がレジスタ・セットの一部ともなっている。このプロ
グラム・カウント５６は実行されつつある命令のアドレ
スを含む、命令（オプコード、オペランド規制間バイト
や規制間拡張部分を含む）は命令ユニット２０で分解さ
れ、プログラム・カウント５６が更新されてバス３８上
の命令ユニットからのデルタ−ＰＣビットによってアド
レスを追跡する。プログラム・カウントは書き込みバス
３５からもロードされ得る。プログラム・カウント５６
の出力５７はＡＡＢｕｓに送られ、ここからアドレスが
ＡＬＵ４５を通り、普通は、バス３４を経てメモリ管理
ユニット３０に行く。

ポピユレーション・カウントと呼ばれるカウント回路５
８がＡ　Ｂ　Ｂ　ｕ　ｓ　４６から入力５９を受は取り
、ＡＡＢｕｓ３３に出力６０を送る。この回路はＡＢＢ
ｕｓにロードされている二進ワードにセットされたビッ
トの数をカウントすると共に、このビットカウント数に
等しい二進値を発生するように作用する。ポピユレーシ
ョン・カウント５８はセーブ・マスク（その各セットさ
れたビットがセーブを行うのに必要なレジスタに対応す
る二進ワード）内のビット数をカウントするのに用いら
れる。ここては、二進値は手続きＣＡＬＬ、ＲＥＴＵＲ
Ｎ、Ｐｕｓｈ−ＲｅｇｉｓｔｅｒまたはＰｏｐ−Ｒｅｇ
ｉｓｔｅｒでセーブされなければならないレジスタ・フ
ァイル５０またはレジスタ・セットからのレジスタの数
を決定するのに用いられる。

プロセッサ状況レジスタ６１も実行ユニット３０のレジ
スタの組に含まれる。この状況レジスタはＡＬＵ状態ビ
ット、たとえば、キャリイ、オーバーフロー、ゼロ、ネ
ガティブのようなビットや種々の他の状況ビット（たと
えば１割り込み優先れべろ、追跡ベンディング等を含む
、状況レジスタは、マイクロ命令の制御の下に、ＡＡＢ
ｕｓ３３に読み出しを行ったり、書き込みバス３５を経
て書き込みを行ったりすることができる。

定数ジェネレータ６２が出力部６３．６４を経てＡＡＢ
ｕｓまたはＡＢＢｕｓにロードするための定数を発生す
る。マイクロ命令はバス２８のフィールドに８ビツト定
数（マイクロ命令リテラル）を含み、このバイトを現在
のマイクロ命令の別の２ビツト・フィールドによって決
定される等して３２ビツト・ワード幅の４つのバイト部
分のどれかて定数ジェネレータ６２によってＡＢＢｕｓ
にロートされ得る。また、このジェネレータはライン３
８上のデータ長ＤＬ制御ビットの値に応答してｌ、２．
４または８の定数を発生することもできる。この定数は
処理されるべきオペランド内のバイト数を表わし、出力
部６４を経てＡＢＢｕｓ４６にロードされる。定数ジェ
ネレータはデータをサイン拡張するためにシフタと共に
使用される。

ローデータ５３は実行ユニウド２１と内部データ・バス
４１の間のＩ１０インターフェイスであり、実行ユニッ
トのレジスタまたはバスにロードされたときにロングワ
ード境界にあるデータを位置合わせしたり、実行ユニッ
ト２１からメモリに行くデータを意図したバイト位置に
再格納したりするように作用する。アドレスのうち２つ
の最も重要なビットとデータ長（バス３８上のＤＬ制御
ビット）はローデータ５３によって使用され、これらの
変換を行う。

［マイクロシーケンサ］ 次に第３図を参照して、ここにはマイクロシーケンサ２
３がより詳しく示しである。このマイクロシーケンサは
マシンサイクル毎に制御記憶装置２２に１１ビツト・ア
ドレスを与え１次のサイクルの冒頭で、バス２６に５０
ビツトのラツチト出力を発生する。そのうちの１６ビツ
トはバス２７によるアドレス指定、制御のためにマイク
ロシーケンサに戻される。これら１６ビツト次のマイク
ロ命令のためのアドレスを制御情報と一緒に含んでいる
。第４図はバス２７上の１６ビツト・データのフォーマ
ットを示し、ここでは、２タイプのアドレスと制御情報
とがジャンプとブランチになっていることかわかる。ジ
ャンプは１１ビツト・ジャンプ・アドレス（ビット０〜
１０）と３ビツト・マックス制御フィールド（ビット１
２〜１４）とを含み、ビット１５はジャンプに備えて常
に「０」である（ブランチのためには常にｒｌＪである
）、ビットｌｌはいずれかのタイプのマイクロサブルー
チン制御用である。ブランチ・フォーマットは７ビツト
・オフセット（ビットＯ〜６）と４ビツト・ブランチ状
態セレクタ・フィールドとを含む。

マックス制御フィールドは第３図のマイクロシーケンサ
２０て用いられてマルチプレクサ７０を制御し、多数の
入力部からの１つのマイクロアドレス出カフ１を発生さ
せる。マルチプレクサ７０への１つの入カフ２はバス２
７からのジャンプ・アドレス・フィールド（ビットθ〜
１０）でありもちろん、もう１つ、命令ユニット２０か
らのディスバッチ・アドレス２５がある。出力２６のマ
イクロ命令がルーチンまたはマイクロフローの最後のも
のである場合には、「デコーダ・ネキスト」出力が主張
されてＴ−Ｂｏｘ２０に新しいディスバッチを発生させ
る。

マルチプレクサ７０への第３の入力はレジスタ・スタッ
ク７５からの出カフ４（スタック読み出しバス）である
、マイクロアドレス・スタック７５はバス２４に現われ
、したがって、スタックのための入力書き込みバス７６
に現われる１１ビツト・アドレスのうち８つのアドレス
までを記憶しするブツシュダウン式スタッつてある。ス
タック・ポインタ７７がＴＯＳすなわちトップオブスタ
ックを指定し、バス７日を経てスタック制御デコーダ７
９に接続する等してバス２７上の制御情報のビット１１
〜１５からの制御によってＰＵＳＨまたはＰＯＰスタッ
ク動作のために増分あるいは減分させられる。ＣＡＬＬ
が解読されたならば、入カフ６上の１１ビツト・アドレ
スがスタック７５にブツシュされるか、あるいは、ＲＥ
ＴＵＲＮが解読された場合には、ＴＯＳかマルチプレク
サ７０への入力として選ばれ、スタックはポインタ７７
を減分させることによってポツプされる。

マイクロアドレス・サイロ８０がマルチプレクサ７０へ
の別の入力８１を発生する。このサイロは３つのレジス
タを有するＦＩＦＯメモリてありアドレス・バス２４か
らの３つの最後に使用された１１ビツト・アドレスを入
力８２を経て記憶する。このサイロはシフト・レジスタ
として構成されており、ストールまたはトラップが知ら
されたときを除いて各マシンサイクルによって順方向へ
計時される。この場合、サイロ内の３つのアドレスはト
ラップが終了するまでセーブされ、そのとき、最後の３
つのアドレスは回復マイクロルーチンへジャンプするこ
とによって使用され得る。

この回復マイクロルーチンはバス７８を経たマルチプレ
クサへの適正なコードによってサイロ入力８１を使用す
ることになる。

マルチプレクサ７０への他の入力はトラップ制御アドレ
ス・ジェネレータ８４からの出力８３である。多数のタ
イプのトラップ・マイクロルーチン、したがって、これ
らのマイクロルーチンを始動するためのアドレスが利用
てきる。

バス７８上のビット１５が「１」であるときに規制され
るブランチ・アドレスはマイクロプログラム・カウンタ
８５内に組み込まれた３つの部分からなる。１１ビツト
・ブランチ・アドレスのうちビット７〜１０は現在のマ
イクロ命令（すなわち、カウンタ８５内に現在既にある
もの）からコピーされ、ビット０．４〜６は入カフ２に
よってマイクロ命令からコピーされ、ビット１〜３は入
カフ２上のマイクロ命令のゲート８６を経ての論理ＯＲ
と３ビツト・マイクロテスト・バス３９の内容である。

すなわち、「ブランチ」タイプのマイクロ命令（マイク
ロブランチ命令）がマイクロテスト制御ロジック８７に
よってマイクロ命令バス２８上に検出される。マイクロ
ブランチ命令を検出したとき、制御ロジック８７はマイ
クロテスト・バス３９上に存在する状態をＯＲゲート８
６に進め、同時に、Ｍ　Ｕ　Ｘ　ｆｆＪＩ　ｍロジック
８８もマイクロ命令バス２７上のマイクロブランチ命令
を検出し、マイクロプログラム・カウンタ８５をしてマ
イクロブランチ・バス１７３上の状態のＯＲ操作に基〈
ブランチ宛先アドレスとマルチプレクサ７０への入力と
して与えられたマイクロブランチ命令から選ばれたビッ
トとを計算せしめる。

第４図には、制御記憶装置の出力部にはバス２８に現わ
れるマイクロ命令ワード、特に３４ビツト部分のフォー
マットも示しである。４つの一般的なタイプのマイクロ
命令が使用され、これらはＢａ５ｉｃ、　　Ｃｏｎ５ｔ
ａｎｔ、　　５ｈｉｆｔ、　　５ｐｅｃｉａｌと呼ぶ。

各マイクロ命令にとって。

ビット１６〜３３は同じてあり、他に、実行ユニットの
ＡＡＢｕｓ３３のソースを選ぶ６ビツト「Ａ」フィール
ド（ビット１６λ２１）と、宛先を選ぶ６ビツトｒＷＪ
フイールド（ビット２８〜３３）とを含む。すなわち、
宛先では、書き込みバス３５がレジスタ・フィールド５
０内のレジスタの１つに書き込まれる。ビット２７はプ
ロセッサ状況レジスタ６１のための状態コード制御ビッ
トである。種々雑多のフィールド（ビット２２〜２６）
が復号されて実施されるべき特定の動作を定める。Ｂａ
５ｉｃ、５ｈｉｆｔ、５ｐｅｃｉａｌタイプはすべてｒ
ＢＪフィールド（ビット３４〜３７）を有し、これはＡ
ＢＢｕｓ４６．すなわちＡＬＵ　　Ｂ入力上のデータの
ソースを選ぶ、５ｈｉｆｔタイプはシック４８で実施さ
れるべきシフト機能を定め、シフト値（ゼロから３２ビ
ツトまでのビット数）を定めるフィールド（ビット３８
〜４６）を有する。Ｃｏｎ５ｔａｎｔタイプのマイクロ
命令・フォーマットはマイクロ命令りてらる動作が定数
ジェネレータ６２を経てＡＡＢｕＳにロードされるため
の定数値（ビット３４〜４１）を含み、かつ、定数位置
を定めるための位置フィールド（ビット４２〜４３）を
含む。ＡＬＵ４５によって実施される機能（たとえば、
ＡｄｄＳｕｂｔｒａｃｔ、ＡＮＤ、Ｐａ５ｓ等）はＢａ
５ｉｃフオーマツトのヒ′ット４４〜４８あるいはＣｏ
ｎ５ｔａｎｔフオーマツトのヒ′ット４４〜４６によっ
て定められる。Ｂａ５ｉｃのビット３８はデータ・ワー
ド長制御であり、ビット３９〜４３はメモリ・リクエス
ト機能を定める。

「命令ユニット」 第５図において、ここには命令ユニット２０の内部構造
が示しである。命令は内部データ・バス４１から先取り
キュー９０ヘロードされる。この先取りキューは４つの
３２ビツト・ロングワード（４つの４バイト命令および
オペランド・ワード）を保持する一組の高速レジスタと
して構成されたＦＩＦＯである。命令は可変長であり、
１つまたは２つのハイドのオプコートをたどる可変数の
オペランドと規制詞を有し、ワード境界に位置合わせさ
れることがないので、先取りキュー９０は分解を開始し
１次の命令またはオペランドを解読するのに必要な情報
を直ちにアクセス可能とするように作用する。先取りキ
ューはマシンサイクルにおける２つのロングワードまで
シフトすることができ、命令ストリーム・データが先取
りキュー９０が満杯てなく、他のシステム・プロセスて
データバスを要求していないときにはいっでも先取りキ
ュー９０の入力に送られる。先取りマルチプレクサ９１
は先取りポインタ９２からの４ビツト・アドレス情報を
受は取って出力部９３のところに先取りキュー９０から
の６つのバイトを生じさせる。これらのバイトはオブコ
ードで始まる次の６つの有効バイトを表わしており、オ
プコードがロングワード境界上にあることがないので、
出力９３はオプコード・バイト９３ａ、規制詞バイト９
３ｂ、キューのバイト位置のどれかで開始しているマル
チプレクサ９１によってキュー９０から選ばれた規制詞
拡張フィールドの４つのバイト９３ｃとを含む。これら
６つのバイトのうち２つはオプコード・デコーダ９４と
規制詞デコーダ９５を包含する一組のデコーダすなわち
ＰＬＡに接続している。

出力９３ａ上のオプコート・バイトに基いて、デコーダ
９４は、出力部９６に、数組のアクセスタイプのビット
とデータ長制御ビット（ＡＴ／ＤＬ制御と呼ぶ）を発生
し、この命令に対して各オペランド毎に一組が使用され
ることになる。マルチプレクサ９７がこの出力９６を受
は取り、定められつつあるときに各オペランドに対して
一組を選ぶ、マルチプレクサ９７の出力はラッチ９８内
に保持され、そこから実行ユニット２１へ行く制御バス
３８のＡＴ／ＤＬ部が得られる。

ディスバッチ・マルチプレクサ１００が設けてあり、こ
れはマイクロシーケンサ２３に送られることになってい
るディスバッチ・アドレス２５が命令デコーダ９４から
の実行ディスパッチ、規制詞バイト・デコーダ９５から
の規制詞ディスパッチ、ストール・ディスバッチのうち
いずれかを選定する。実行ディスバッチあるいは規制詞
ディスバッチを定めるのに充分なバイトか先取りキュー
９０にないときにはいっでもストール・ディスバッチが
発生する。このストール・ディスバッチは単に、ディス
バッチ・アドレスをマイクロシーケンサ２３に送ってＩ
−Ｂｏｘへ「デコーダ・ネクスト」リクエストを発行す
る以外はなにも行わないマイクロ命令をアドレス指定す
るだけである、こうして、無動作サイクルが導入されて
Ｉ−ＢＯｘをＰＦＯで満たす、このマルチプレクサ１０
０からの１１ビツト・アドレス出力はディスバッチ・ア
ドレス・ラッチ１０１にラッチされ、したがって、サイ
ロ動作のために利用できる。キュー９０からの出力９３
ｃ上の４つのバイトまでの規制詞拡張データはラッチ１
０２に送られ、ここから、フォーマツタ１０３を通過す
る。このフォーマツタは存在する可能性のある任意の規
制詞拡張データを符号拡張し、別のラッチ１０４に右寄
せする。このラッチ１０４から、このデータは３２ビツ
ト・バス４３によって実行ユニット２１に送られる。

また、Ｉ−Ｂｏｘはラッチ１０５にデルタＰＣ値を発生
させ、これはＥ−Ｂｏｘプログラム・カウンタ５６が実
施されて次のオプコートまたは規制詞を指定しなければ
ならない量を表わしておりこれは現在処理されつつある
オプコードおよび規制詞におけるバイト数に基礎を置く
。ラッチ１０５におけるデルタＰＣ値はＰＬＡによって
変換され１次いで、ラッチ１０６にロードされ、Ｅ−Ｂ
ｏｘによってバス３８を経て使用され得るように次のマ
シンサイクルで利用される。さらに、Ｉ−Ｂｏｘはラッ
チ１０７に４ビツトＲＮフイールドを発生させ、これは
現在の規制詞または実行マイクロフローに対して使用さ
れることになっているレジスタ・フィールド５０内の１
６個の汎用レジスタのうちの１つを指定する。このＲＮ
フィールドは規制詞バイトのレジスタ・フィールドから
導かれる。さらに、３ビツトＳＮフイールドがラッチ１
０８に発生させられ、現在の規制詞フローの結果を記憶
するのに使用されるべきレジスタ・フィールド５０内の
メモリ・データ・レジスタを規制する。ラッチ１０８の
値はＰＬＡにおいて変換され、第２のサイクルでラッチ
１０９にロートされ、こうして、第３サイクルにおいて
バス３８を経てＥ−Ｂｏｘによって使用する準備が整う
。

［メモリ管理ユニット］ メモリ管理ユニット３０が第６図に詳しく示しである。

命令またはデータの読み出しあるいは書き込みのための
任意のアドレスが３２ビツト仮想アドレス・バス１１０
に與われ、この仮想アドレスは翻訳バ・ンファ１１１で
使用されて物理的な。

すなわち、現実のアドレスを発生する。このアドレスは
内部アドレス・バス３１に行くバス３２に現われる。仮
想アドレスは実行ユニット２１のＡＬＵ４５の出力部に
発生させられ、ＡＬＵ出力バス３４を通して仮想アドレ
ス・バス１１０に与えられてもよいし、あるいは、３つ
のレジスタから出力部１１２を経てバス１１０にロード
されてもよい。これら３つのレジスタとは、仮想アドレ
ス・レジスタ１１３．仮想アドレス・プライム（ＶＡＰ
）レジスタ１１４．仮想命令バッファ・アドレス（ＶＩ
ＢＡ）レジスタ１１５である。これら３つのレジスタ１
１３．１１４．１１５は実行ユニット２１の主データバ
スやＡＬＵを使用することなく多くのアドレスを発生す
ることがてきる。

これらのレジスタは、各々、マイクロ命令のＷ、Ａフィ
ールドの制御の下に、入力１１６を経て書き込みバス３
５から書き込まれるかあるいは出力部１１７およびＡＡ
Ｂｕｓ３３を経て読み出され得る。ＶＡレジスタ１１３
は書き込み動作のためのアドレスを発生し、また、メモ
リ・リクエスト毎にバス１１０からの仮想アドレスなう
・シチするしたがって、メモリ管理例外が生じたならば
、マイクロ命令は常にＶＡレジスタ１１３の故障アドレ
スにアクセスすることがてきる。ＶＡＰレジスタ１１４
は常にＶＡババス１０プラス４をラッチしており、した
がって、次の順番のロングワードのアドレスを含んでい
る。このレジスタは多数のロングワードにアクセスし、
また、不整合メモリ基準（すなわち、完了するのに第２
基準を必要とするメモリ基準）の第２のロングワードに
アクセスするのにもマイクロ命令によって使用される、
ＶＩＢＡレジスタ１１５は、マイクロ命令がプログラム
・カウンタ５６のフラッシュ、ロードを実施するときに
はいつでもロートされる。次いでこのＶＩＢＡレジスタ
は先取りキュー９０を満たすためにメモリからの命令ス
トリーム・データのロングワードを先取りするのに使用
され、各命令ストリーム・ロングワードが取り出された
後に４だけ増分される。

翻訳バッファＩｌｌは６４の記憶場所を含む完全連想メ
モリであり、各記憶場所は近い時期に成功した翻訳のタ
グを、このタグのためのページ・テーブル・エントリ（
ＰＴＥ）と−緒に含んでいる。バス１１０から翻訳バッ
ファの受は取った各仮想アドレスのページ・アドレス（
ビット９〜３１）は６４個すべてのエントリの２３ビツ
ト・タグと比較され、それらが一致している場合には。

一致したタグに対応するＰＴＥがバス１１９（２１ビツ
ト）に出力される。仮想アドレス・バス１１０の下位３
０個のビットはバス１２０に現われここから、ビットθ
〜８かライン１２１を経て内部アドレス・バス３２に直
接送られて１ページ内のバイト・アドレスを構成し、Ｖ
Ａババス１０からの２１個のビット９〜２９がバス１２
０を経てマルチプレクサ１２２へまとめて入力され、翻
訳バッファからの２１ビツトＰＴＥはバス１１９を経た
他の入力となる。したがって、バス３２を経て内部アド
レス・バス３１に送られたアドレスの上位２１ビット部
分はＶＡババスら直接のものであるか、あるいはバッフ
ァｌｌｌおよびＰＴＥを経て翻訳されたものである。す
なわち、マイクロ命令制御によって、内部アドレス・バ
ス３１に送られたアドレスはＶＡババス１０から直接の
ものであるか、あるいは、翻訳バッファ１１１を用いて
翻訳したアドレスとなる。

ＶＡババス１０上のアドレスのページがバッファ１１１
内の６４個のタグの中になく、翻訳アドレスが規制され
ている場合には、故障状態が告知される。これがＴＢ故
障である。マイクロシーケンサ２３は、メモリ１５すな
わちキャッシュ内に作動システムによって維持されたテ
ーブルでページ・アドレスが検索できるようにするルー
チンのための始動アドレスを発生する。このとき、もち
ろん、多数のマイクロ命令サイクルを実施する必要があ
る。

ユニット３０内のコントローラは、パイプラインにおけ
る各セグメントについて現在主張されているマイクロ命
令に応答して、バス・インターフェイス・ユニット４２
の動作を定めるために内部指令バス１２５上に指令を与
える。

［−次キャッシュ］ 次に第７図を参照して、ここには−次キャッシュすなわ
ちＰ−Ｃａｃｈｅ４０が一層詳しく示しである。このキ
ャッシュは２にバイト高速メモリ１３０を包含し、この
メモリは内部アドレス・バス３１によってアドレス指定
され、内部データ・バス４１に対して読み出し、書き込
みが行われる。メモリ１３０は６４行に配置されており
、各行に４つのカッドワードＱＷＯ，ＱＷＩ、ＱＷ２Ｑ
Ｗ３が、そして、各カットワードに１つずつ４つの対応
するタグＴａｇＯ１Ｔａｇｌ、Ｔａｇ２、Ｔａｇ３が設
けである０行デコーダ１３２が内部アドレス・バス３１
からのライン１３３上にある６つのビット３〜８に基い
て６４行のうちの１行を選択する０選定された行はデー
タのための桁デコーダ１３４とタグのための桁デコーダ
１３５にロートされる。ここで、ＩＡババス１からのラ
イン１３６上の２つのビット９、ｌＯに基いて４つのう
ちの１つの選択が行われる。こうして。

１つのタグ（２０ビツト）と１つのカットワード（６４
ビツトか８バイト）がＰ−Ｃａｃｈｅ内のデータ・タグ
Ｉ１０バス１３７，１３８で選ばれる。データ・バス１
３７はセンス増幅器１３９によって読み出されるか、あ
るいは、書き込み増幅器１４０によって書き込まれる。

ここで、２つのうちの１つを選ぶ別の動作がＩＡババス
１からのライン１４１上のビット２に基いて行われる。

したがって、選択された３２ビツトまたは４バイトが、
タグヒツトがあるならば、内部データ・バス４１にロー
ドされるか、あるいは、そこから伝送される。キャッシ
ュ・メモリ１３０内の選定場所から読み出されたタグは
、コンパレータ１４３において、ＩＡババス１からライ
ン１４４を経てきた１８個のビット１１〜２８と比較さ
れる。すべてのビットが同じであれば、ヒツトがライン
１４５に知らされる。Ｉ１０基準は決してキャッシュさ
れることがないので、ライン１４９を経ての■Ａババス
１のビット２９が基準がＩ１０スペースに対してのもの
であることを示さない場合にはこのライン１４５からラ
イン１４７上にミス・ロジック１４６がＰ−Ｃａｃｈｅ
ヒツト出力を送る。

書き込み増幅器１５０もタグＩ１０バス１３Ｂのために
設けてあり、キャッシュ１３０がいつばになったときに
タグをロードする。

［バス・インターフェイス・ユニット］第８図を参照し
て、バス・インターフェイス・ユニット４２は内部アド
レス・バス３１上の３０ビツトの物理的なアドレスに基
いて２７ビツト・システム・アドレス・バス１２を駆動
する。バス３１上の３０ビツト・アドレスがバイト・ア
ドレスであり、バス１２上の２７ビツト・アドレスがシ
ステム・データ・バス１１のカットワード（６４ビツト
）幅に対応するカットワード（８バイト）に対して位置
合わせされるために差がある。この変換を可能とし、か
つ、整合、不整合を問わず種々のデータ長を可能とする
ために、制御バス１３は８ビツト・バイト・マスク・フ
ィールドを含み、これは８つの可能性のあるバイト位置
の各々に１ビツトずつ含んでいる。バス拳インターツェ
イス内のコントローラ１５５はメモリ管理ユ二ット内で
発生し、ライン１５６を通してバス・インターフェイス
に送られた内部４ビツト・バイト・マスクに基いてシス
テム制御バスに加えるように８ビツト・バイト・マスク
を発生する。メモリ管理ユニットはライン３６上のデー
タ長ＤＬ制御ビットを使用し、これはバス３８を経ての
Ｉ−Ｂｏｘ２０内のオブコート、オペランドのデコード
で始まる。もちろん、バス３１上のアドレスのうち低位
ビット０〜２は始動バイト・アドレスを構成する。こう
して、３２ビット内部データ・バス４１と６４ビツト・
システム・データ・バスの間と、３０ビット内部アドレ
ス・バスと２７ビツト・システム・アドレス・バスの間
とで変換がなされる。

システム制御バス１３は４ビツト・バス指令も含み、こ
の指令はバス・インターフェイス・ユニット４２のコン
トローラ１５５によって駆動されるか、あるいは、それ
に受は取られる。このバス指令はシステム・バスでどん
な動作を行われているかを示すものであり、このような
動作としてはメモリ１５からの中央演算処理装置１０読
み出し命令ストリーム・カッドワード、中央演算処理装
置１０読み出しデータ・ストリーム・カッドワード、メ
モリ１５への中央演算処理装ごｌＯ書き込み等がある。

この４ビツト指令は制御バス１３の別のラインであるア
ドレス・ストローブと一緒に主張され、全システムを実
施するために必要とされるかも知れない、Ｒｅａｄｙ、
Ｒｅａｄ、ＤＭＡ　　Ｒｅｑｕｅｓｔ、Ｉｎｔｅｒｒｕ
ｐｔ、Ｈａｆｔのためのラインを含み、その他にコプロ
セッサ制御器も含む。

データ、アドレス、バス指令はインラッチ１５８および
二重アウトラッチ１５９によって内外に移される。各ラ
ッチは６４ビツト・データ・レジスタ１６０．２７ビツ
ト・アドレス・レジスタ１６１およびバス指令レジスタ
１６２を含む。こうして、インラッチ１５８は１サイク
ルでバス１１から６４ビツト・カッドワード受は取り、
２サイクルで内部バス４１へ２つの３２ビツト・ロング
ワードを伝送することができる。同様にして、各アウト
ラッチ１５９は２サイクルで２つの３２ビツト・ロング
ワードをロートすることができ、それ故、ｌサイクルで
１つの６４ビツト・カットワードがシステム・バス１１
に伝送され得る。２つの同形のアウトラッチを設けた理
由は中央演算処理装置ｌＯのメモリへの書き込みをスピ
ードアップすることにある。これは、外部バス１１．１
２１３でのメモリ書き込み動作が３つのサイクルを取り
、２つのアウトラッチのうちの第２のものがロード中に
第１のものがシステム・データ・バス１１を経てメモリ
に書き込みを行うことができるからである。

内部指令バス１２５がメモリ管理ユニット３０からの知
らせ等でメモリ読み出しを示しているときにはバス・イ
ンターフェイス・ユニット４２によってメモリ読み出し
・トランザクションが実施される。これはメモリ管理ユ
ニットが内部アドレス・バス３１へ駆動された物理的な
アドレスによって規制されたデータを要求しているとき
に生じる。もしこのアドレスが一層キャッシュ４０タグ
記憶装置に見出された場合には、キヤ、ンシュ４０は内
部データ・バス４１をこのデータて駆動し、対応した受
は取り側（Ｉ−Ｂｏｘ２０またはＥ−Ｂｏｘ２１）かデ
ータ・バス４１からのデータをラッチする。−次キャッ
シュのタグ・コンパレータ１４３にタグがない場合には
、ライン１４７上のタグ・ヒツト信号が廃棄され、ライ
ン１２５上の読み出し指令とバス３１上の物理的なアド
レスがアウトラッチ１５９にロードされ、システム・バ
スが次の２．３のサイクルで利用できるときにはいっで
もコントローラ１５５がこの読み出し。

リクエストな引塵ぎ、実行する。要求されたデータがイ
ンラッチ１５８に受は取られ、そこにラッチされるまで
はＭ　−Ｂ　ｏ　ｘ　３０からはそれ以上の指令が送ら
れてくることはない。ユニット４２はインラッチからバ
ス４１へ、したがって、目的の宛先、Ｉ−Ｂｏｘ、Ｅ−
Ｂｏｘ、Ｐ−Ｃａｃｈｅにデータを送る。−例として、
−次キャッシュがみすし、データを主メモリ１５から取
り出さなければならない場合には、読み出しトランザク
ションが６下位のマシンサイクルを採用し、その間。

中央演算処理装置のパイプラインはストールしている。

メモリ書き込みシーケンスはＭ−Ｂｏｘによって内部指
令バス１２５上に主張されている書き込み指令で始まる
。このとき、Ｍ　−Ｂ　ｏ　ｘもライン１５６上に内部
バイト・マスクを駆動する。キャッシュ４０が「ライト
スルー」式であるから、すべてのメモリ書き込みかキャ
ッシュで試みられ、主メモリて実行される。こうして、
書き込み指令が内部指令バス１２５上にあるとき、Ｐ−
Ｃａｃｈｅ４０かバス３１上のアドレスをそのタグ・ア
レイと比較する。もし基準がヒツトしたならば。

ＩＤバス４１上のデータがキャッシュＲＡＭ１３０に書
き込まれる。もしタグ比較がミスしたならば、データは
Ｐ−Ｃａｃｈｅによって無視される。いずれにしても、
ＩＡババス１．ＩＤババス１内部指令バス１２５および
バイト・マスク上のデータは、すべて、アウトラッチに
ロードされ、その結果、外部書き込みシーケンスが主メ
モリに書き込まれ得る（使用したいならばバックアップ
・キャッシュに書き込まれ得る）。

［パイプライン化］ 第１〜８図の中央演算処理装置１ｉ１０は高度にパイプ
ライン化されており、命令の実行の際の事象は多くのマ
シンサイクルにわたって広がっており多数の命令のうち
のいくつかの部分の実行は互いに重なり合う、すなわち
、同時に生じる。中央演算処理装置は第９図に大雑把に
示すように５セグメントのパイプラインを使用しており
、ここでは、命令ＩＩかサイクルｌ中にセグメントｓｌ
で実行を開始し、サイクル５でセグメントＳ５を継続し
ていることがわかる。命令■２は命令１１かセグメント
ｓ２にあるときにサイクル２てセグメントｓｌの実行を
開始し、同様に、サイクル６でセグメントｓ５を継続し
ていることがわかる。サイクル５で、そして、その後、
パイプラインの５つのセグメントで５つの異なった命令
の部分が並列で実行される。もちろん、第９図は正確に
５つのセグメントですべての命令が実行されると仮定し
た理想的な状況を示しており、ストールも例外もまった
くない。この理想的なケースでは、平均実行率はマシン
サイクル毎に１つの命令となる。

第１〜８図の中央演算処理装置ｌＯのパイプラインの５
つのセグメントで生じる実際の事象は第１０図により完
全に示しである。まず、第１１図を参照して、中央演算
処理装置ｌＯがクロック・ジェネレータ４４によって計
時されていて等しい長さの４つの位相ＰＩ、Ｐ２、Ｐ３
、Ｐ４を各マシンサイクルで発生していることに注目さ
れたいこれらのクロック位相は実施例では中央演算処理
装置ｌＯを構成するのに使用されるＣＭＯ３回路を駆動
するのに用いられる。

第１０図のセグメント−１において、もし命令ユニウド
２０か位相Ｐｉ中に先取りキュー９０に存在する有効命
令およびオペランド規制側を有する場合には、この情報
はＰ２、Ｐ３中にデコーダ９４．９５で復号され、ディ
スパッチ・マルチプレクサ１００の出力が２４で利用さ
れ、ラッチｌＯ１にディスパッチ・アドレスがロードさ
れる。

ラッチ１０２にはＰ４て解析された規制詞拡張部（命令
ストリーム・データの一部である）をロードされる。

セグメント−２において、ディスパッチ・アドレスはＰ
ｉ中にパス２５に送られ、Ｐ２、Ｐ３中に制御記憶装置
２２がアクセスされる。マイクロ命令はこのセグメント
の２４中に出力部２６のところで利用され、次のサイク
ルのＰｉて実行ユニットの制御要素の第１れべるまでロ
ートする準備が整う、このセグメント−２では、また、
あるとすれば、規制詞拡張部かラッチ１０２からフォー
マタた１０３を通してラッチ１０４に行く際にフォーマ
ット化され、Ｓｎ、Ｒｎのようなデータが計算、ラッチ
され、ＡＴ／ＤＬ情報がラッチされこのデータおよび制
御情報は次のサイクルの冒頭でバス３８を介して実行ユ
ニット２１に利用されることになる。

パイプラインのセグメント−３（ＣＳＯセグメントとも
呼ぶ）において、実行ユニット２１は種々のレジスタあ
るいはバスにアクセスし、データを３４ビツトＣ５Ｏラ
ツチ１６５で利用されるマイクロ命令のＡ、Ｂ制御フィ
ールドの基いてＡＡＢｕｓ３３、ＡＢＢｕｓ４６に作用
させる。ここで、ラッチ１６５はバス２８を経てロード
されるレジスタ・ファイル５０、内部データ・バス４１
、即時データ・バス４３はすべてこのセグメントでＡＡ
Ｂｕｓ、ＡＢＢｕｓにロードされるべきオペランドのソ
ースとなる。レジスタ・セットの残部はプログラム・カ
ウンタ５６、メモリ管理ユニット３０内のアドレス・レ
ジスタ１１３，１１４．１１５等を含む。これらすべて
はこのサイクルのＰ４で読み出しのための利用される。

また、実行ユニットはこのセグメントのＰｉでバス３８
上の制御ビットを受は入れる。

セグメント−４（ＣＳＩセグメントとも呼ぶ）において
、マイクロ命令のＡＬＵＪ１能部分に上部分規制される
動作は、第４図に示すようなりａｓｉｃまたはＣｏｎ５
ｔａｎｔタイプの場合には、ＡＬＵ４５で実施され、あ
るいは、マイクロ命令が５ｈｉｆｔの場合にはマイクロ
命令のＳｈｉｆｔｍ能、５ｈｉｆｔ値フイールドによっ
て規制される動作がシック４８で実施される。制御記憶
装置２２が各サイクルで新しいマイクロ命令を発生する
ことになっているので、同じマイクロ命令がセグメント
−５で使用されたときには最後のサイクルからのマイク
ロ命令を記憶する必要がある。

この目的で、制御記憶装置からのマイクロ命令出力２８
がＣ５Ｏラツチ１６５でラッチされ、このラッチの出力
かセグメント−３で実施される動作のために使用され１
次に、サイクルの終りで第３図でわかるように別のＣＳ
Ｉラッチ１６６にラッチされ、したがって、マイクロ命
令がセグメント−４で実行ユニット２１のために利用で
きる。ここで再び、このラッチ１６６の出力がセグメン
ト−５で用いるためにセグメント−４（この命令の第４
クロツク・サイクル）の終りで同様のＣＳ２う・ンチ１
６７に記憶される。

メモリ管理ユニット３０の動作は実行ユニット２１のパ
イプライン・セグメント並列で生じる。

バス２８からのマイクロ命令は第６図に示す異なったＣ
５Ｏラツチ１６Ｂにセグメント−３でラッチされる。次
いて、セグメント−４で別のＣＳＩラッチ１６９にラッ
チされ、その結果、第４図に示すマイクロ命令Ｍｅｍｏ
ｒｙ　　Ｒｅｑｕｅｓｔフィールドが必要に応じて利用
できる。セグメント−４のマシンサイクルのＰ２中、ユ
ニット３０は、バスか必要としているならばバス・イン
ターフェイス・ユニット４２にリクエストを送る。ユニ
ット３０はＡＬＵアウトバス３４、ＶＡレジスタ１１３
等のありそうなソースの中でＣ３Ｉラッチ１６９内にあ
るマイクロ命令によって定められたアドレス・ソースを
決定し、仮想アドレス・バス１１０はＰ４中に利用でき
る選ばれたアドレスを有し、翻訳バッファ１１１がタグ
・ルックアップを作る。セグメント−４の終りで、故障
または例外によって遅延がまったく導入されていないな
らば、マイクロ命令はＣＳＩラッチ１６９からマルチプ
レクサ１７１を通してＣ３２ラツチ１７０に伝送される
。

セグメント５において、書き込みバス３５は実行ユニッ
ト２１のＡＬＵ４５またはシフタ４８の出力によって駆
動され、Ｃ３２ラツチ１６７内のマイクロ命令のＷフィ
ールドによって定められる宛先に書き込みを行う。あり
そうな宛先としてはレジスタ・ファイル５０内の選定レ
ジスタ、レジスタ・セットの他のレジスタ、ローデータ
５３を経ての内部データ・バス４１、バイパス用のＡＡ
ＢｕｓあるいはＡＢＢｕｓ、または、メモリ管理ユニッ
ト内の仮想アドレス・バス１１０がアル、セグメント−
５のＰｉ中、メモリ管理ユニット３０内で、ＰＴＥがバ
ス１１９に読み出され、翻訳バッファ１１１が一致を示
した場合にはバス３２を経て内部アドレス・バス３１に
読み出される一層キャッシュ４０の行デコーダはＰ２中
にＩＡババス１からアドレスを受は取り、Ｐ２の終りで
データ、タグにアクセスし、次にタグ・コンパレータ１
４３がＰ３でタグの比較を行い、一致しているときには
、読み出しが行われている場合にはＰ３の終りで内部デ
ータ・バス４１でデータが利用され、書き込みである場
合にはキャッシュ・メモリ１３０にデータか書き込まれ
る。タグの一致がない場合には、ライン１４７にＰ３で
ミスが知らされる。メモリ管理ユニットにおいては、翻
訳バッファ１１１がタグの一致を検出しない場合には、
セグメント−５のＰ２によって例外が決定され、これが
知らされて物理的なアドレスを発生するためのページ番
号を検索するルーチンが実施される。

［マイクロスタック］ マイクロスタック７５およびそのスタック・ポインタ７
７は本発明の一特徴に従って構成されており、単一のマ
イクロ命令サイクルてマイクロフローＣａ　ｌ　ｌある
いはＲｅｔｕｒｎが実行され得る。この目的で、スタッ
クは独特の形態となっている。

′ＩＪＳ１２図を参照して、ここには、本発明の一実施
例に従って中央演算第理装置１０あるいは同様のプロセ
ッサで使用するためのスタック７５が一層詳しく示しで
ある。このスタックは複数の同形のレジスタ１７１　（
本例では８つのレジスタ）を包含しており、各レジスタ
１７１は、本例では。

並列に１１のビットを含むが、スタックのレジスタは、
中央演算処理装置アーキテクチャおよび他の実施例でス
タックが何に使用されるかということに応じて、たとえ
ば、１６個のビットあるいは３２個のビットを包含する
。レジスタ１７１のために使用されるようなレジスタの
各ビットは通常はＤフリップフロップ等で構成されてい
る。第３図で説明したように、スタック７５のレジスタ
１７１のすべてに２つのバス、書き込みバス７６と読み
出しバス７４が接続しである。各バスは１１本の並列ラ
イン（他の実施例では１６本または３２本）からなり、
各バスの一本のラインがレジスタ１７１のそれぞれのビ
ットに接続している。各レジスタ１７１は読み出しｆｉ
制御入力部１７２と書き込み制御入力部１７３を有し、
各レジスタのこれらの制御部はレジスタの１１個のビッ
トまたはステージのすべてに接続してあり、読み出し制
御入力部１７２が活動化されたとき、レジスタ１７１の
すべてのビットが書き込みバス７６に接続する。読み出
し、書き込み制御部１７２，１７３はスタック・ポイン
タ７７に接続され、それによって活動化される。このポ
インタは普通の回路の多数の同形のシフト・レジスタ・
ステージ１７６からなる。スタック・ポインタ７７は双
方向シフト・カウンタまたはコミュテータであり、任意
の時点て、「１」にセットされた１つだけのビットを有
し、他はすべてｒＯＪとなる。スタック・ポインタ７７
は制御器７９から受は取った増分入力１７７と減分入力
１７８によって制御される。したがって、増分入力１７
７が計時されるかあるいは活動化されると、ポインタ７
７内のセットされたビット（すなわち「ｌ」）が１方向
へ１位置分（１ビット分）移動し、あるいは、減分入力
１７Ｂが計時されるか活動化されると、ポインタ７７の
セットされたビットは他の方向へ１位置分移動する０本
発明によれば、スタック・ポインタ７７の各ビット１７
６からの出力１８０はスタック７５の１つのレジスタ１
７１の読み出し入力１７２に送られ、次のレジスタ１７
１の書き込み入力１７３に送られる。プロ、セッサの各
マシンサイクル中スタック７５は無条件で読み出しバス
７４によって読み出される。すなわち、スタック７５の
、スタック・ポインタ７７が出力１８０を経て読み出し
制御人力１７２を活動化しているレジスタ１７１の内容
は無条件で読み出しバス７４にロードされる。また、読
み出しデータが読み出しバス７４にロードされると同時
に、次のレジスタ１７１が無条件で書き込みバス７６に
書き込まれるか、あるいは、そこから読み出される。こ
れは、１つのレジスタ１７１の読み出し制御ユニット１
７２を活動化しているポインタ７７の同じすてえじ１７
６が同時に次のレジスタ１７１の書き込み制御部１７３
を活動化するからである。

通常のスタック動作はＰＵＳＨとＰＯＰであるＰＵＳＨ
はスタックのトップに現在のデータ・ソースを書き込み
、すべての先行データを１位置分「押し下げる」ことか
らなり、通常の構造ではこれはポインタを増分し、次に
利用てきるレジスタを指定し、この新しいレジスタに書
き込みを行うことを意味する。論理的に言えば、ＰＯＰ
はスタックのトップの内容を読み出し、すべての古いデ
ータを１位置分押し上げることからなり、通常は、これ
はポインタが指定する位置を読み出しポインタを減分す
ることを意味する。第３図、第１２図の実施例では、ス
タックは常にマシンサイクル毎にＰＵＳＨまたはＰＯＰ
のいずれかを実施する状態にあり、ＰＵＳＨまたはＰＯ
Ｐか実行されようとしている場合にあマイクロ命令を復
号するのになんら遅延はない。マイクロ命令がＰＵＳＨ
である場合、書き込みバス７６のデータは次のレジスタ
１７１（ポインタプラス１）に既に書き込まれることに
なり、したがって、こポインタが増分された場合に動作
か完了する。この場合、バス７４上の読み出しデータは
破棄されるか使用されない。一方、命令かＰＯＰの場合
、ポインタ７７によってアドレス指定されるレジスタ１
７１からのデータは読み出しバス７４に上に既にありポ
インタ７７はマイクロ命令が復号されたときに減分入力
１７８によって減分される。ここて書き込みバス７６か
ら「ポインタプラス１」レジスタに書き込まれたデータ
は、このレジスタが使用されていないので、なんの結果
も生みださない。マイクロ命令かＰＵＳＨでもＰＯＰで
もない場合、すなわち、スタック動作でない場合、入力
１７７または１７８には増分も減分も行われず、バス７
６．７４を経ての無条件の読み出し、書き込みはなんの
結果を生みださず、「ポインタプラス１」への書き込み
はなんの外もない。もちろん、ポインタ記憶場所からの
読み出しもそれが非破壊性であり、データが使用されな
いので無害である第１３図を参照して、ここではマイク
ロ命令ＸＹを考える。これらはサイクル−１、サイクル
−２て実行される。Ｘはｒｃａｌｌ　　ＹＪでありＹは
ｒ　Ｒｅ　ｔ　ｕ　ｒ　ｎ　Ｊである。Ｘのアドレスは
サイクル−１のＰ２中にマイクロプログラム・カウンタ
８５の出力部に現われるが、サイクル〜ｌのＰ４までは
コントローラ７９．８７．８８．８９で復号されない。

この時点で、回路はＣａｌｌを検出し、Ｘのマイクロア
ドレスを（Ｘ＋１まて増分された低位ビットて）スタッ
ク７５ヘプツシユしなければならない。サイクル−２の
Ｐ２て、Ｙのマイクロアドレスかマイクロプログラム・
カウンタ８５の出力部に現われ、Ｐ４でＲｅｔｕｒｎか
復号される。しかしながら、Ｒｅｔｕｒｎアドレス（Ｘ
＋１）はＰ４でセットアツプされ、サイクル〜３てマル
チプレクサ７０によって選定されなければならない。こ
のシーケンスは従来のスタック形態ては不可部でないま
でも非常に難しかった。

第１２図のスタック回路において、本発明によれば、各
サイクルの２４中、スタック・ポインタ７７からの読み
出し、書き込み制御によって選ばれた記憶場所に対して
無条件の読み出し、書き込みか実施される。読み出し値
はマルチプレクサ入力部に行くライン７４に置かれ、書
き込み値は常に１だけ増分されたマイクロプログラム・
カウンタ８５の出力である。

ここで「２」のポインタ値を考えると、読み出しポイン
タ１７２はレジスタ１７１−２を選び、書き込みポイン
タ１７３はレジスタ１７１−３を選び、その結果、レジ
スタ１７１−２に潜在的なＣａｌｌアドレスか書き込ま
れ、レジスタ１７１−２から潜在的なＲｅｔｕｒｎアド
レスか読み出される０次のサイクルのＰ３て、ポインタ
はＣａ１１あるいはＲｅｔｕｒｎの２４におけるデコー
ドに基いて条件付きで増分、減分される。ＣａｌｌもＲ
ｅｔｕｎも復号されない場合には、ポインタ７７の増分
も減分もなく、読み出し、書き込みは使用されない。

本発明を特定の実施例について説明してきたがこの説明
は限定の意味はなく、この説明を参照して当業者ならば
種々の変更、修正を行うことができる。したがって、特
許請求の範囲は本発明の範囲に入るこれらの変更、修正
を含むものと考える。

【図面の簡単な説明】

第１図は本発明の一実施例による中央演算処理装置を含
むコンピュータ装置のブロック図である。 第２図は第１図の中央演算処理装置の実行ユニットのブ
ロック図である。 第３図は第１図の中央演算処理装置のマイクロシーケン
サのブロック図である。 第４図は第３図の制御記憶装置に含まれるマイクロお命
令のフォーマットの図である。 第５図は第１図の中央演算処理装置の命令ユニットのブ
ロック図である。 第６図は第１図の中央演算処理装置のメモリ管理ユニッ
トのブロック図である。 第７図は第１図の中央演算処理装置の一層キャッシュま
たはＰ−キャッシュ・メモリのブロック図である。 第８図は第１図の中央演算処理装置のバス・インターフ
ェイス・ユニットのブロック図である。 第９図は第１図のパイプライン化した中央演算処理装置
において連続したマシンサイクルで生しる事象を示す図
である。 第１Ｏ図は第１〜８図の中央演算処理装置における命令
実行の詳細を示す事象対時間のタイミング図である。 第１１図は第１図の中央演算処理装置のクロック・ジェ
ネレータによって発生した４位相出力クロックのタイミ
ング図である。 第１２図は第３図のマイクロシーケンサで使用するよう
な本発明の一実施例によるメモリ・スタックの概略ブロ
ック図である。 第１３図は第１２図のマイクロアドレス・スタックの動
作における事象対時間のタイミング図である。 図面において、１０・・・中央演算処理装置、１１・・
・システム・データ・バス、１２・・・システム・アド
レス・バス、１３・・・システム制御バス、工５・・・
システム・メモリ、２０・・・命令ユニット、２１・・
・実行ユニット、２２・・・制御記憶装置、２３・・・
マイクロシーケンサ、２５・・・ディスパッチ・バス、
２６・・・マイクロ命令バス、３０・・・メモリ管理ユ
ニウド、３１・・・内部アドレス・バス、３４・・・Ａ
ＬＵ出力バス、３５・・・書き込みデータ・バス、４０
・・・−次キャクシュ、４１・・・内部データ・バス、
４２・・・バス・インターフェイス・ユニット、４４・
・・クロック・ジェネレータ、４５・−Ａ　Ｌ　Ｕ、５
ｏ・・・レジスタ・ファイル、５５・・・シフト・カウ
ンタ・レジスタ、５６・・・プログラム・カウンタ、５
８・・・カウンタ回路、６１・・・プロセッサ状況レジ
スタ、６２・・・定数ジェネレータ、７０・・・マルチ
プレクサ、８０・・・マイクロアドレス・サイロ、９ｏ
・・・先取りキュー、ｌＯＯ・・・ディスパッチ・マル
チプレクサ。 １１１・・・翻訳ハッファ 手 続 補 正 書 （方式） ２、発明の名称 高速中央演算処理装置のマイクロ 命令アドレス指定 ３、補正をする者 事件との関係 出 願 人 名 称 ディジタル　イクイプメント コーポレーション ４、代 理 人 ５、補正命令の日付 平成１年１０月３１日

Claims (20)

【特許請求の範囲】
1. （１）、複数のレジスタを有し、増分あるいは減分でき
   るスタック・ポインタを有する形式のメモリ・スタック
   を作動させる方法であって、前記スタック・ポインタに
   よって指示 された前記スタックのレジスタプラス１に書込みバスか
   ら無条件で書込みを行う段階と、 前記スタック・ポインタによって指示 された前記スタックのレジスタの内容を読取りバスに無
   条件でコピーする段階と、 その後、条件付きで、前記スタック・ ポインタを増分させるかあるいは減分させるか、または
   、前記スタック・ポインタを増分も減分も指せない段階
   と を包含することを特徴とする方法。
2. （２）請求項１記載の方法において、前記スタック・ポ
   インタを増分させるかあるいは減分させるか、または、
   前記スタック・ポインタを増分も減分もさせない段階が
   命令またはマイクロ命令のビットを解読する段階に応答
   して実施されることを特徴とする方法。
3. （３）請求項１記載の方法において、前記スタック・ポ
   インタが、スタック操作が実施された場合に条件付きで
   増分あるいは減分させられ、スタック操作が実施されな
   い場合に増分も減分もさせられないことを特徴とする方
   法。
4. （４）請求項３記載の方法において、前記スタック操作
   がＰＵＳＨまたはＰＯＰであることを特徴とする方法。
5. （５）請求項１記載の方法において、前記メモリ・スタ
   ックがマシンサイクルを有するコンピュータ装置の一部
   であり、前記段階のすべてが前記マシンサイクルのうち
   の１つのマシンサイクルの時間内に実施されることを特
   徴とする方法。
6. （６）請求項５記載の方法において、前記段階のすべて
   が前記マシンサイクルのうちのそれぞれで常に実施され
   ることを特徴とする方法。
7. （７）請求項６記載の方法において、各マシンサイクル
   が複数の位相を含み、前記段階のすべてが前記位相の或
   るものに占有された時間内で実施され、前記マシンサイ
   クルのうちの所与のマシンサイクルの終り付近で開始し
   、次のマシンサイクルの終る前に終了することを特徴と
   する方法。
8. （８）請求項１記載の方法において、前記スタックがＣ
   ａｌｌまたはＲｅｔｕｒｎマイクロ命令が実行されたと
   きにパイプライン化中央演算処理装置内にアドレスまた
   はマイクロ命令を格納するのに使用されることを特徴と
   する方法。
9. （９）複数のレジスタを有し、増分あるいは減分できる
   スタック・ポインタを有する形式のメモリ・スタックで
   あって、 前記スタック・ポインタによって指示 された前記スタックのレジスタプラス１に書込みバスか
   ら無条件で書込みを行う手段と、 前記スタック・ポインタによって指示 された前記スタックのレジスタの内容を読取りバスに無
   条件でコピーする手段と、 その後、条件付きで、前記スタック・ ポインタを増分させるかあるいは減分させるか、または
   、前記スタック・ポインタを増分も減分も指せない手段
   と を包含することを特徴とするメモリ・スタック。
10. （１０）請求項１記載のメモリ・スタックにおいて、前
    記スタック・ポインタを増分させるかあるいは減分させ
    るか、または、前記スタック・ポインタを増分も減分も
    させない手段が命令またはマイクロ命令のビットを解読
    することに応答して作動することを特徴とするメモリ・
    スタック。
11. （１１）請求項１記載のメモリ・スタックにおいて、前
    記スタック・ポインタが、スタック操作が実施された場
    合に条件付きで増分あるいは減分させられ、スタック操
    作が実施されない場合に増分も減分もさせられないこと
    を特徴とするメモリ・スタック。
12. （１２）請求項３記載のメモリ・スタックにおいて、前
    記スタック操作がＰＵＳＨまたはＰＯＰであることを特
    徴とするメモリ・スタック。
13. （１３）請求項１記載のメモリ・スタックにおいて、前
    記メモリ・スタックがマシンサイクルを有するコンピュ
    ータ装置の一部であり、前記段階のすべてが前記マシン
    サイクルのうちの１つのマシンサイクルの時間内に実施
    されることを特徴とするメモリ・スタック。
14. （１４）請求項５記載のメモリ・スタックにおいて、前
    記段階のすべてが前記マシンサイクルのうちのそれぞれ
    で常に実施されることを特徴とするメモリ・スタック。
15. （１５）請求項６記載のメモリ・スタックにおいて、各
    マシンサイクルが複数の位相を含み、前記段階のすべて
    が前記位相の或るものに占有された時間内で実施され、
    前記マシンサイクルのうちの所与のマシンサイクルの終
    り付近で開始し、次のマシンサイクルの終る前に終了す
    ることを特徴とするメモリ・スタック。
16. （１６）請求項１記載のメモリ・スタックにおいて、前
    記スタックがＣａｌｌまたはＲｅｔｕｒｎマイクロ命令
    が実行されたときにパイプライン化中央演算処理装置内
    にアドレスまたはマイクロ命令を格納するのに使用され
    ることを特徴とするメモリ・スタック。
17. （１７）マイクロ命令記憶装置をアドレス指定する方法
    であって、 ａ）各マシンサイクルにおいて前記ス タック・ポインタによって指定されたスタック内の記憶
    位置ぷらす１に前記マイクロ命令記憶装置のアドレス入
    力部に与えられたアドレスを無条件で書込む段階と、 ｂ）前記スタック・ポインタによって 指定された前記スタックの前記記憶場所の内容を読取り
    、この内容を各マシンサイクルでの前記マイクロ命令記
    憶装置のためのアドレスとして使用する段階と、 ｃ）各マシンサイクルでマイクロ命令 を解読して前記スタック・ポインタを増分あるいは減分
    するかまたはいずれも行わないかどうかを決定する段階
    と を包含することを特徴とする方法。
18. （１８）請求項１７記載の方法において、前記ポインタ
    が、Ｃａｌｌマイクロ命令が解読された場合に増分させ
    られ、Ｒｅｔｕｒｎマイクロ命令が解読された場合に減
    分させられることを特徴とする方法。
19. （１９）マイクロ命令記憶装置とこのマイクロ命令記憶
    装置をアドレス指定する手段とを有する中央演算処理装
    置であって、 ａ）スタック・ポインタで指定された スタック内の記憶場所プラス１に、各マシンサイクルで
    前記マイクロ命令記憶装置のアドレス入力部に与えられ
    たアドレスを条件付きで書込む手段と、 ｂ）前記スタック・ポインタによって 指定された前記スタックの前記記憶場所の内容を読み出
    し、その内容を各マシンサイクルで前記マイクロ命令記
    憶装置のためのアドレスとして使用する手段と、 ｃ）各マシンサイクルでマイクロ命令 を解読して前記スタック・ポインタを増分あるいは減分
    させるか、または、増分も減分もさせないかを決定する
    手段と を包含することを特徴とする中央演算処理装置。
20. （２０）請求項１９記載の中央演算処理装置において、
    前記ポインタがＣａｌｌマイクロ命令が解読されたとき
    に増分され、Ｒｅｔｕｒｎマイクロ命令が解読されたと
    きに減分されることを特徴とする中央演算処理装置。