JPH03180933A - スタックメモリ - Google Patents
スタックメモリInfo
- Publication number
- JPH03180933A JPH03180933A JP1319857A JP31985789A JPH03180933A JP H03180933 A JPH03180933 A JP H03180933A JP 1319857 A JP1319857 A JP 1319857A JP 31985789 A JP31985789 A JP 31985789A JP H03180933 A JPH03180933 A JP H03180933A
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- JP
- Japan
- Prior art keywords
- data
- bit
- stack
- storage element
- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサで用いられるスタックメ
モリに関する。
モリに関する。
従来の技術
第２図は、従来のこの種のスタックメモリの構成を示し
ている。１はｎビットのアドレス入力部２を持つグワー
ドの記憶要素、３はスタックポインターであり、スタッ
クポインター３からのｎビットのアドレス出力が、記憶
要素１のアドレス入力部２に接続されている。
ている。１はｎビットのアドレス入力部２を持つグワー
ドの記憶要素、３はスタックポインターであり、スタッ
クポインター３からのｎビットのアドレス出力が、記憶
要素１のアドレス入力部２に接続されている。
次に、上記従来例の動作について第３図および第４図を
参照して説明する。第３図はスタックメモリの基本動作
を説明する図である。説明を簡単にするため、記憶要素
のワード数を２３−８ワード、スタックポインター（以
下、１ｉｉＤと省略することがある。）のビット数を３
ビツトとする。このスタックポインターは記憶要素１の
アドレス入力部２に接続されている。まず第３図（ａ）
のｐｕｓｈ動作について説明する。ｐｕｓｈ動作とは、
スタックメモリに対してデータを書き込む動作である。
参照して説明する。第３図はスタックメモリの基本動作
を説明する図である。説明を簡単にするため、記憶要素
のワード数を２３−８ワード、スタックポインター（以
下、１ｉｉＤと省略することがある。）のビット数を３
ビツトとする。このスタックポインターは記憶要素１の
アドレス入力部２に接続されている。まず第３図（ａ）
のｐｕｓｈ動作について説明する。ｐｕｓｈ動作とは、
スタックメモリに対してデータを書き込む動作である。
第３図（ａ）において、スタックポインターが現在５で
あるとする。これは、記憶要素１のアドレスが５から７
までのワードにデータが格納されているということを示
している。このスタックメモリにデータをｐｕｓｈすな
わち書き込む際には、まずスタックポインターがプリデ
クリメントされて４にセットされる。そして、このプリ
デクリメントされたスタックポインターが示すワードに
対してデータが書き込まれる。第３図（ａ）では、ａと
いうデータが５ｐ＝４のワードに書き込まれる様子を示
している。
あるとする。これは、記憶要素１のアドレスが５から７
までのワードにデータが格納されているということを示
している。このスタックメモリにデータをｐｕｓｈすな
わち書き込む際には、まずスタックポインターがプリデ
クリメントされて４にセットされる。そして、このプリ
デクリメントされたスタックポインターが示すワードに
対してデータが書き込まれる。第３図（ａ）では、ａと
いうデータが５ｐ＝４のワードに書き込まれる様子を示
している。
次に第３図（ｂ）のｐｏｐ動作について説明する。ｐｏ
ｐ動作とはスタックメモリからデータを読み出す動作で
ある。第３図（ｂ）において、スタックポインターは現
在４であり、記憶要素１のアドレスが４から７までのワ
ードに対してデータが書き込まれていることを示してい
る。この状態のスタックメモリからデータをｐｏｐすな
わち読み出す際には、記憶要素１から現在スタックポイ
ンターが指し示しているワードのデータを読み出した後
、スタックポインターの値をポストインクリメントする
動作を行なう。この二つの動作により、スタックメモリ
はＬ Ｉ Ｆ Ｏ（Ｌａ５ｔ Ｉｎ Ｆａｓｔ Ｏｕｔ
）メモリとして動作し、常にスタックポインターは、
記憶要素内でデータが格納されているワードの先頭のア
ドレスを指し示すように制御される。
ｐ動作とはスタックメモリからデータを読み出す動作で
ある。第３図（ｂ）において、スタックポインターは現
在４であり、記憶要素１のアドレスが４から７までのワ
ードに対してデータが書き込まれていることを示してい
る。この状態のスタックメモリからデータをｐｏｐすな
わち読み出す際には、記憶要素１から現在スタックポイ
ンターが指し示しているワードのデータを読み出した後
、スタックポインターの値をポストインクリメントする
動作を行なう。この二つの動作により、スタックメモリ
はＬ Ｉ Ｆ Ｏ（Ｌａ５ｔ Ｉｎ Ｆａｓｔ Ｏｕｔ
）メモリとして動作し、常にスタックポインターは、
記憶要素内でデータが格納されているワードの先頭のア
ドレスを指し示すように制御される。
さて、このような動作を行なうスタックメモリは、通常
、変数の引渡し、戻り番地の格納、レジスタの退避等の
ために用いられるが、これをオンチップ化した場合には
、チップ上にインプリメントできる記憶要素には限りが
あるので次のような処理が必要となってくる。すなわち
、スタックメモリから外部メモリに対するデータの退避
動作と、外部メモリからスタックメモリに対するデータ
の復帰動作である。
、変数の引渡し、戻り番地の格納、レジスタの退避等の
ために用いられるが、これをオンチップ化した場合には
、チップ上にインプリメントできる記憶要素には限りが
あるので次のような処理が必要となってくる。すなわち
、スタックメモリから外部メモリに対するデータの退避
動作と、外部メモリからスタックメモリに対するデータ
の復帰動作である。
次に第４図を参照してこの動作を説明する。第４図（ａ
）は外部メモリへの退避動作を示している。現在スタッ
クポインターの値は１を指し示しており、記憶要素１の
アドレス１から７までのワードにデータが格納されてい
ることを示している。この状態でｐｕｓｈ動作を連続さ
せると、記憶要素１にデータを書き込む空き領域が無く
なってしまうので、データを外部メモリへ退避して空き
領域をつくる必要が生じる。ここでは、記憶要素１全体
の２分の１ずつ退避するものとする。まず、スタックポ
インターを４にセットして、そこから下半分のデータを
ｐｏｐ動作により読み出し、外部メモリに退避する。次
に退避動作で空き領域になった領域に、上半分のデータ
を移動させてきて空き領域を有効なデータで埋めてしま
う。この動作は、スタックポインターの操作とｐｏｐ、
ｐｕｓｈの繰り返しにより実現される。つまり、５１
１）＝３のデータをｐ。
）は外部メモリへの退避動作を示している。現在スタッ
クポインターの値は１を指し示しており、記憶要素１の
アドレス１から７までのワードにデータが格納されてい
ることを示している。この状態でｐｕｓｈ動作を連続さ
せると、記憶要素１にデータを書き込む空き領域が無く
なってしまうので、データを外部メモリへ退避して空き
領域をつくる必要が生じる。ここでは、記憶要素１全体
の２分の１ずつ退避するものとする。まず、スタックポ
インターを４にセットして、そこから下半分のデータを
ｐｏｐ動作により読み出し、外部メモリに退避する。次
に退避動作で空き領域になった領域に、上半分のデータ
を移動させてきて空き領域を有効なデータで埋めてしま
う。この動作は、スタックポインターの操作とｐｏｐ、
ｐｕｓｈの繰り返しにより実現される。つまり、５１
１）＝３のデータをｐ。
ｐシ、ｐｏｐシたデータを５Ｄ＝７にｐｕｓｈ 、つづ
いて５ｐ＝２のデータをＩ）ＯｐＬ／、ｐｏｐ Ｌ／た
データをｓｐ６にｐｕｓｈということの繰り返しにより
実行され、大きく時間を要する動作である。最後に、外
部メモリに退避したデータの分だけスタックポインター
をインクリメントし、退避を終了する。
いて５ｐ＝２のデータをＩ）ＯｐＬ／、ｐｏｐ Ｌ／た
データをｓｐ６にｐｕｓｈということの繰り返しにより
実行され、大きく時間を要する動作である。最後に、外
部メモリに退避したデータの分だけスタックポインター
をインクリメントし、退避を終了する。
同様に、第４図（ｂ）は外部メモリからの復帰動作を示
している。現在のスタックポインターは７を示しており
、記憶要素１のアドレス７のみにデータが格納されてい
るということを示している。この状態でｐｏｐ動作を連
続させると、記憶要素１から有効なデータがなくなって
しまうので、外部メモリに有効なデータが退避されてい
る場合にはそのデータを復帰させる必要がある。この場
合、まず、データを復帰できるように記憶要素の下半分
に空き領域をつくる。これは、先はど第４図（ａ）で説
明したのと同様にスタックポインターの操作とｐＱｐｓ
ｐｕｓｈの繰り返しにより実行される。すなわち、５ｐ
＝７のデータをｐｏｐシ、そのデータを５ｏ＝３にｐｕ
ｓｈという動作の繰り返しである。この後、外部メモリ
からデータをロードしてきて、ｐｕｓｈ動作により５ｐ
＝７から４のワードに有効なデータを書き込む。最後に
復帰されたデータの分だけスタックポインターを減少さ
せ、ＳＩ）’＝３にセットしてその処理を終える。
している。現在のスタックポインターは７を示しており
、記憶要素１のアドレス７のみにデータが格納されてい
るということを示している。この状態でｐｏｐ動作を連
続させると、記憶要素１から有効なデータがなくなって
しまうので、外部メモリに有効なデータが退避されてい
る場合にはそのデータを復帰させる必要がある。この場
合、まず、データを復帰できるように記憶要素の下半分
に空き領域をつくる。これは、先はど第４図（ａ）で説
明したのと同様にスタックポインターの操作とｐＱｐｓ
ｐｕｓｈの繰り返しにより実行される。すなわち、５ｐ
＝７のデータをｐｏｐシ、そのデータを５ｏ＝３にｐｕ
ｓｈという動作の繰り返しである。この後、外部メモリ
からデータをロードしてきて、ｐｕｓｈ動作により５ｐ
＝７から４のワードに有効なデータを書き込む。最後に
復帰されたデータの分だけスタックポインターを減少さ
せ、ＳＩ）’＝３にセットしてその処理を終える。
このように、従来のスタックメモリでもスタックメモリ
から外部メモリへのデータの退避と、外部メモリからス
タックメモリへのデータの復帰とを行なうことができる
。
から外部メモリへのデータの退避と、外部メモリからス
タックメモリへのデータの復帰とを行なうことができる
。
発明が解決しようとする課題
しかしながら、上記従来のスタックメモリでは、スタッ
クメモリから外部メモリへのデータの退避、および外部
メモリからのデータの復帰の際に、スタックメモリ内の
データの移動に大きく時間がかかり、プロセッサの処理
速度を低下させる問題があった。これら一連の動作をで
きるだけ短時間に処理できないことには、せっかくスタ
ックメモリをオンチップ化したのにその効果がほとんど
得られないことになる。特にスタックメモリ内部でのデ
ータの移動は、スタックメモリをオンチップ化したこと
により発生するオーバーヘッドであり、プロセッサの高
速化を阻害する大きな原因となっていた。
クメモリから外部メモリへのデータの退避、および外部
メモリからのデータの復帰の際に、スタックメモリ内の
データの移動に大きく時間がかかり、プロセッサの処理
速度を低下させる問題があった。これら一連の動作をで
きるだけ短時間に処理できないことには、せっかくスタ
ックメモリをオンチップ化したのにその効果がほとんど
得られないことになる。特にスタックメモリ内部でのデ
ータの移動は、スタックメモリをオンチップ化したこと
により発生するオーバーヘッドであり、プロセッサの高
速化を阻害する大きな原因となっていた。
本発明は、このような従来の問題を解決するものであり
、スタックメモリ内のデータの移動を高速に実行でき、
外部メモリに対するデータの退避および復帰を高速に処
理することができるスタックメモリを提供することを目
的とする。
、スタックメモリ内のデータの移動を高速に実行でき、
外部メモリに対するデータの退避および復帰を高速に処
理することができるスタックメモリを提供することを目
的とする。
課題を解決するための手段
本発明は、上記目的を達成するために、ｎビットのアド
レス入力部を持つ２ワードの記憶要素と、少なくともｎ
ビットの幅を持ち、任意の制御信号によりｎビット目の
ビットのみを反転して出力可能なスタックポインターと
、ｎビットの人出カポートを備えてスタックポインター
からの人力のうち前記任意の制御信号によりｎビット目
のビットのみを反転して記憶要素から出力するアドレス
バッファーとを備えたものである。
レス入力部を持つ２ワードの記憶要素と、少なくともｎ
ビットの幅を持ち、任意の制御信号によりｎビット目の
ビットのみを反転して出力可能なスタックポインターと
、ｎビットの人出カポートを備えてスタックポインター
からの人力のうち前記任意の制御信号によりｎビット目
のビットのみを反転して記憶要素から出力するアドレス
バッファーとを備えたものである。
作用
したがって本発明によれば、データが格納されている記
憶要素のアドレスを指し示すスタックポインターのｎビ
ット目のビットを反転した後、それをアドレスバッファ
ーにより再反転して記憶要素に与えるので、スタックポ
インターによってのみスタックをアドレッシングするプ
ログラマ−からは、スタック内部であたかもデータが移
動したかに見え、スタックメモリ内部でのデータの移動
をｐｕｓｈ、 Ｉ）Ｏｐ動作を用いないで高速に実行す
ることができる効果がある。
憶要素のアドレスを指し示すスタックポインターのｎビ
ット目のビットを反転した後、それをアドレスバッファ
ーにより再反転して記憶要素に与えるので、スタックポ
インターによってのみスタックをアドレッシングするプ
ログラマ−からは、スタック内部であたかもデータが移
動したかに見え、スタックメモリ内部でのデータの移動
をｐｕｓｈ、 Ｉ）Ｏｐ動作を用いないで高速に実行す
ることができる効果がある。
実施例
第１図は本発明の一実施例におけるスタックメモリの構
成を示すものである。１０はｎビットのアドレス入力部
２０を持ち、２ワードのデータを格納できる記憶要素、
３０はｎビットの輻を持ち、任意の制御信号４０により
ｎビット目のビットのみ反転可能なスタックポインター
、５０はｎビットの入出力ポートを備え、人力ポートか
らのｎビットのデータのうち任意の制御信号４０により
、最上位のビットであるｎビット目のみを反転して出力
ポートから出力するアドレスバッファーである。
成を示すものである。１０はｎビットのアドレス入力部
２０を持ち、２ワードのデータを格納できる記憶要素、
３０はｎビットの輻を持ち、任意の制御信号４０により
ｎビット目のビットのみ反転可能なスタックポインター
、５０はｎビットの入出力ポートを備え、人力ポートか
らのｎビットのデータのうち任意の制御信号４０により
、最上位のビットであるｎビット目のみを反転して出力
ポートから出力するアドレスバッファーである。
次に上記実施例におけるスタックメモリの動作について
説明する。但し、通常のｐｕｓＴｈｓ ｐＯｐ動作に関
しては従来の技術と同様であるので、その説明を省略し
て本発明の特徴であるスタックメモリ内でのデータの移
動に関してのみ説明する。まず、スタックメモリが第４
図（］）の（２）の状態にあるとする。すなわち、５Ｄ
＝１で上半分のデータを下半分に移動させる場合を考え
る。従来の技術によると、ｐｕｓｈ、 ｐｏｐおよびス
タックポインターの操作による煩雑な動作でこの移動を
行なっていた。しかしながら、本実施例では、制御信号
４０によりスタックポインターの最上位ビットを反転し
そのビットをさらにアドレスバッファ−５０で反転する
だけでこのデータ移動動作を終了する。すなわち、５ｐ
−１の最上位ビットを反転することで２進数００１が１
０１になるので、スタックポインターは１から５に変化
するが、さらにそのビットを反転してから記憶要素１０
に供給することで、記憶要素１０には、５Ｄ＝１に変化
したことでデータが空になった５ｐ＝１というアドレス
が相変わらず与えられており、物理的なデータの移動で
はなく、仮想的にデータの移動が行われたことになる。
説明する。但し、通常のｐｕｓＴｈｓ ｐＯｐ動作に関
しては従来の技術と同様であるので、その説明を省略し
て本発明の特徴であるスタックメモリ内でのデータの移
動に関してのみ説明する。まず、スタックメモリが第４
図（］）の（２）の状態にあるとする。すなわち、５Ｄ
＝１で上半分のデータを下半分に移動させる場合を考え
る。従来の技術によると、ｐｕｓｈ、 ｐｏｐおよびス
タックポインターの操作による煩雑な動作でこの移動を
行なっていた。しかしながら、本実施例では、制御信号
４０によりスタックポインターの最上位ビットを反転し
そのビットをさらにアドレスバッファ−５０で反転する
だけでこのデータ移動動作を終了する。すなわち、５ｐ
−１の最上位ビットを反転することで２進数００１が１
０１になるので、スタックポインターは１から５に変化
するが、さらにそのビットを反転してから記憶要素１０
に供給することで、記憶要素１０には、５Ｄ＝１に変化
したことでデータが空になった５ｐ＝１というアドレス
が相変わらず与えられており、物理的なデータの移動で
はなく、仮想的にデータの移動が行われたことになる。
すなわち、スタックポインターによってのみスタックが
移動したかのようにみえるのである。第４図（ｂ）の（
１）に関しても同様である。この場合は、スタックメモ
リの下半分のデータを上半分に移動するのであるが、ま
ったく同じ処理が行われる。すなわち、制御信号４０に
より、５ｐ＝７の最上位ビットが反転されることで、２
進数１１１が０１１になるのでスタックポインターは７
から３に変化し、さらにそのビットは、アドレスバッフ
ァー５０により反転されて記憶要素１０に供給されるの
で、記憶要素０ １０には７というアドレスが供給されたままである。す
なわち、第４図（ａ）の場合と同様に、プログラマ−か
らみた仮想的なデータの移動が１ザイクルで実行できる
ことになる。
移動したかのようにみえるのである。第４図（ｂ）の（
１）に関しても同様である。この場合は、スタックメモ
リの下半分のデータを上半分に移動するのであるが、ま
ったく同じ処理が行われる。すなわち、制御信号４０に
より、５ｐ＝７の最上位ビットが反転されることで、２
進数１１１が０１１になるのでスタックポインターは７
から３に変化し、さらにそのビットは、アドレスバッフ
ァー５０により反転されて記憶要素１０に供給されるの
で、記憶要素０ １０には７というアドレスが供給されたままである。す
なわち、第４図（ａ）の場合と同様に、プログラマ−か
らみた仮想的なデータの移動が１ザイクルで実行できる
ことになる。
発明の詳細
な説明したように、本発明によれば、データが格納され
ている記憶要素のアドレスを指し示すスタックポインタ
ーのｎビット目のビットを反転した後、それをアドレス
バッファーにより再反転して記憶要素に与えるので、ス
タックメモリ内のデータの移動を高速に実行でき、外部
メモリに対するデータの退避および復帰を高速に処理で
きるスタックメモリを実現することができる。
ている記憶要素のアドレスを指し示すスタックポインタ
ーのｎビット目のビットを反転した後、それをアドレス
バッファーにより再反転して記憶要素に与えるので、ス
タックメモリ内のデータの移動を高速に実行でき、外部
メモリに対するデータの退避および復帰を高速に処理で
きるスタックメモリを実現することができる。
第１図は本発明の一実施例におけるスタックメモリの概
略ブロック図、第２図は従来のスタックメモリの概略ブ
ロック図、第３図はスタックメモリの基本動作であるｐ
ｕｓｈ動作およびｐｏｐ動作を説明するためのデータ格
納状態図、第４図はスタックメモリにおけるデータの退
避および復帰動作を１ 説明するためのデータ格納状態図である。
略ブロック図、第２図は従来のスタックメモリの概略ブ
ロック図、第３図はスタックメモリの基本動作であるｐ
ｕｓｈ動作およびｐｏｐ動作を説明するためのデータ格
納状態図、第４図はスタックメモリにおけるデータの退
避および復帰動作を１ 説明するためのデータ格納状態図である。
Claims (1)
- ｎビットのアドレス入力部を有する２＾ｎワードの記
憶要素と、少なくともｎビットの幅を有して任意の制御
信号によりｎビット目のビットのみを反転して出力可能
なスタックポインターと、ｎビットの入出力ポートを有
して前記スタックポインターからの入力のうち前記任意
の制御信号によりｎビット目のビットのみを反転して前
記記憶要素へ出力するアドレスバッファーとを備えたス
タックメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319857A JPH03180933A (ja) | 1989-12-08 | 1989-12-08 | スタックメモリ |
| US07/618,861 US5269012A (en) | 1989-12-08 | 1990-11-28 | Stack memory system including an address buffer for generating a changed address by inverting an address bit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319857A JPH03180933A (ja) | 1989-12-08 | 1989-12-08 | スタックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180933A true JPH03180933A (ja) | 1991-08-06 |
Family
ID=18115010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319857A Pending JPH03180933A (ja) | 1989-12-08 | 1989-12-08 | スタックメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5269012A (ja) |
| JP (1) | JPH03180933A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3203701B2 (ja) * | 1990-11-01 | 2001-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コードセグメントのリンク方法とそのシステム及びコードセグメントのダイナミックリンク方法 |
| US5367650A (en) * | 1992-07-31 | 1994-11-22 | Intel Corporation | Method and apparauts for parallel exchange operation in a pipelined processor |
| US5386534A (en) * | 1992-10-27 | 1995-01-31 | Motorola, Inc. | Data processing system for generating symmetrical range of addresses of instructing-address-value with the use of inverting sign value |
| US5473271A (en) * | 1993-02-09 | 1995-12-05 | Dallas Semiconductor Corporation | Microprocessor output driver |
| US5638528A (en) * | 1993-11-01 | 1997-06-10 | Motorola, Inc. | Data processing system and a method for cycling longword addresses during a burst bus cycle |
| KR100468675B1 (ko) * | 1997-07-25 | 2005-03-16 | 삼성전자주식회사 | 스태틱램자기테스트회로의어드레스발생기및어드레스발생방법 |
| US6453394B2 (en) * | 1997-10-03 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Memory interface device and memory address generation device |
| US5958039A (en) * | 1997-10-28 | 1999-09-28 | Microchip Technology Incorporated | Master-slave latches and post increment/decrement operations |
| US6058467A (en) * | 1998-08-07 | 2000-05-02 | Dallas Semiconductor Corporation | Standard cell, 4-cycle, 8-bit microcontroller |
| US6892278B2 (en) * | 2002-03-05 | 2005-05-10 | Sun Microsystems, Inc. | Method and apparatus for efficiently implementing a last-in first-out buffer |
| KR100532421B1 (ko) * | 2003-02-17 | 2005-11-30 | 삼성전자주식회사 | (ｎ/2)스테이지를 갖는 어드레스 버퍼 |
| NL2002091C (nl) | 2008-10-13 | 2010-04-14 | Croppings Holding B V | Systeem en werkwijze voor het telen van een gewas in een althans ten dele geconditioneerde omgeving. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
| US5023828A (en) * | 1988-07-20 | 1991-06-11 | Digital Equipment Corporation | Microinstruction addressing in high-speed CPU |
-
1989
- 1989-12-08 JP JP1319857A patent/JPH03180933A/ja active Pending
-
1990
- 1990-11-28 US US07/618,861 patent/US5269012A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5269012A (en) | 1993-12-07 |
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