JPH02141086A - ３値同期遅延検出回路 - Google Patents
３値同期遅延検出回路Info
- Publication number
- JPH02141086A JPH02141086A JP63293808A JP29380888A JPH02141086A JP H02141086 A JPH02141086 A JP H02141086A JP 63293808 A JP63293808 A JP 63293808A JP 29380888 A JP29380888 A JP 29380888A JP H02141086 A JPH02141086 A JP H02141086A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronization
- value
- differential amplifier
- slicer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Television Systems (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、３値水平同期信号を有するテレビ信号、例え
ばハイビジョンコンポーネント信号のデジタル伝送によ
り生じるコンポーネント信号の遅延時間差を自動的に検
出する３値同期遅延検出回路に関するものである。
ばハイビジョンコンポーネント信号のデジタル伝送によ
り生じるコンポーネント信号の遅延時間差を自動的に検
出する３値同期遅延検出回路に関するものである。
従来の技術
ハイビジョンのコンポーネント信号を３木の伝送線で並
列伝送する場合、各信号間の遅延時間差の検知限は３．
６ｎＳ９Ｃであると言われている。コンポーネント信号
をアナログ伝送する場合を考えると、伝送路に同軸ケー
ブルを用い１００ｍ伝送すれば、ケーブルの波長短縮率
偏差により±１６ｎｓｅｃ程度の遅延時間差が生じる。
列伝送する場合、各信号間の遅延時間差の検知限は３．
６ｎＳ９Ｃであると言われている。コンポーネント信号
をアナログ伝送する場合を考えると、伝送路に同軸ケー
ブルを用い１００ｍ伝送すれば、ケーブルの波長短縮率
偏差により±１６ｎｓｅｃ程度の遅延時間差が生じる。
従って従来はケーブル長を調整するか、アナログ信号の
デイレイラインを挿入する等の対策が必要であった。ま
た、コンポーネント信号をデジタル化し伝送する場合に
は、同軸ケーブルによる遅延時間差に加えＡ／Ｄ、Ｄ／
Ａ変換の際に用いるローパスフィルターによる遅延時間
差が生じ、これは同軸ケーブルによる遅延時間差より太
きい。つまり、通常Ａ／Ｄ変換器の直前には入力信号の
帯域制限をするための前置フィルターと、Ｄ／Ａ変換器
からの出力信号を平滑化するための平滑フィルターを用
いる。ハイビジョンのスタジオ規格により、Ｙ信号のサ
ンプリング周波数はＰＲ，ＰＲ信号のサンプリング周波
数の倍である７４．２５ＭＨ２と規定されている。従っ
てＰＲ、ＰＢ信号系統に用いるフィルターは、Ｙ信号系
統で用いるフィルターにくらべ狭帯域であるためＹ信号
系統のフィルターによる遅延時間より太きくなっている
。本発明者の実測によれば約２００ｎＳ６Ｃの遅延時間
差があった。
デイレイラインを挿入する等の対策が必要であった。ま
た、コンポーネント信号をデジタル化し伝送する場合に
は、同軸ケーブルによる遅延時間差に加えＡ／Ｄ、Ｄ／
Ａ変換の際に用いるローパスフィルターによる遅延時間
差が生じ、これは同軸ケーブルによる遅延時間差より太
きい。つまり、通常Ａ／Ｄ変換器の直前には入力信号の
帯域制限をするための前置フィルターと、Ｄ／Ａ変換器
からの出力信号を平滑化するための平滑フィルターを用
いる。ハイビジョンのスタジオ規格により、Ｙ信号のサ
ンプリング周波数はＰＲ，ＰＲ信号のサンプリング周波
数の倍である７４．２５ＭＨ２と規定されている。従っ
てＰＲ、ＰＢ信号系統に用いるフィルターは、Ｙ信号系
統で用いるフィルターにくらべ狭帯域であるためＹ信号
系統のフィルターによる遅延時間より太きくなっている
。本発明者の実測によれば約２００ｎＳ６Ｃの遅延時間
差があった。
従って従来は伝送装置を設計する際、事前にフィルター
の遅延時間差を測定しておき、受信側において、Ｙ信号
をデジタル信号の段階で遅延させるためのシフトレジス
タを設けたり、アナログ信号に復調された段階でアナロ
グデイレイライン等を予じめ設ける等の遅延対策を施こ
していた。
の遅延時間差を測定しておき、受信側において、Ｙ信号
をデジタル信号の段階で遅延させるためのシフトレジス
タを設けたり、アナログ信号に復調された段階でアナロ
グデイレイライン等を予じめ設ける等の遅延対策を施こ
していた。
発明が解決しようとする課題
以上述べたような従来の技術では、装置に用いる同軸ケ
ーブルの長さが遅延の偏差等を設計段階において充分調
べておく必要があり、またデジタル信号の遅延を施こす
場合でも論理素子の遅延マージンや、デジタル波形の劣
化によるタイミングの変化等により、検知限以下の遅延
時間差を事前に推定することは極めて困難な作業となり
、組み立て後の設計変更等によらざるを得す、調整に時
間がかかるといった課題があった。
ーブルの長さが遅延の偏差等を設計段階において充分調
べておく必要があり、またデジタル信号の遅延を施こす
場合でも論理素子の遅延マージンや、デジタル波形の劣
化によるタイミングの変化等により、検知限以下の遅延
時間差を事前に推定することは極めて困難な作業となり
、組み立て後の設計変更等によらざるを得す、調整に時
間がかかるといった課題があった。
本発明は上記課題に対し、遅延時間差を検出し自動的に
調整することにより調整が不要な遅延調整回路を提供す
ることを目的としている。
調整することにより調整が不要な遅延調整回路を提供す
ることを目的としている。
課題を解決するための手段
本発明は上記課題を解決するために、Ｄ／Ａ変換された
Ｙ信号から３値開期信号を分離する第１の同期分離部と
、Ｄ／Ａ変換されたＰＲまたはＰＲ信号のいずれか一方
から３値開期信号を分離する第２の同期分離部と、これ
らにより分離された同期信号を差動増幅し、スライスし
たのちその信号の平均値を検出する平均値検出部と、こ
の検出値によりＹ信号のデジタル信号を遅延させる手段
を設けている。
Ｙ信号から３値開期信号を分離する第１の同期分離部と
、Ｄ／Ａ変換されたＰＲまたはＰＲ信号のいずれか一方
から３値開期信号を分離する第２の同期分離部と、これ
らにより分離された同期信号を差動増幅し、スライスし
たのちその信号の平均値を検出する平均値検出部と、こ
の検出値によりＹ信号のデジタル信号を遅延させる手段
を設けている。
作用
上記構成により同期分離された二つの３値開期信号を差
動増幅しスライスした出力信号の平均値を検出すること
により遅延時間差を検出することが出来る。従ってこの
平均値出力の大きさに従ってＤ／Ａ変換器に入力される
Ｙ信号のデジタル信号の遅延時間を変えることにより、
遅延時間差を自動的に調整できる。
動増幅しスライスした出力信号の平均値を検出すること
により遅延時間差を検出することが出来る。従ってこの
平均値出力の大きさに従ってＤ／Ａ変換器に入力される
Ｙ信号のデジタル信号の遅延時間を変えることにより、
遅延時間差を自動的に調整できる。
実施例
第１図は本発明の一実施例を示すブロック図である。第
１図において、１１はＹ信号をＤ／Ａ変換するＤ／Ａ変
換器、１２はＰＲ信号をＤ／Ａ変換するＤ／Ａ変換器、
２１および２２は各々Ｄ／Ａ変換器２１および２２から
の出力信号から３値の水平同期信号部分を分離する同期
分離部、３は分離された二つの同期信号を差動増幅する
差動アンプ、４は差動アンプ３からの出力信号を設定さ
れたレベルでスライスするスライサ、５はスライサ４か
らの出力信号の平均値を検出する平均値検出部、６は平
均値検出部からの出力信号によりＹ信号のデジタル信号
を遅延させる遅延部である。
１図において、１１はＹ信号をＤ／Ａ変換するＤ／Ａ変
換器、１２はＰＲ信号をＤ／Ａ変換するＤ／Ａ変換器、
２１および２２は各々Ｄ／Ａ変換器２１および２２から
の出力信号から３値の水平同期信号部分を分離する同期
分離部、３は分離された二つの同期信号を差動増幅する
差動アンプ、４は差動アンプ３からの出力信号を設定さ
れたレベルでスライスするスライサ、５はスライサ４か
らの出力信号の平均値を検出する平均値検出部、６は平
均値検出部からの出力信号によりＹ信号のデジタル信号
を遅延させる遅延部である。
Ｙ信号のデジタルは、遅延部６を介してＤ／Ａ変換器１
１に入力され、アナログ信号に復調されローパスフィル
ター（ＬＰＦ）を経て出力される。
１に入力され、アナログ信号に復調されローパスフィル
ター（ＬＰＦ）を経て出力される。
復調されたＹ信号は分岐され第１の同期分離部２１によ
り同期信号期間が分離される。分離された同期信号は差
動アンプ３の非反転入力端子に加えられる。ＰＲ信号も
同様にＤ／Ａ変換器１２により復調されＬＰＦを経て第
２の同期分離部２２により同期信号期間が分離される。
り同期信号期間が分離される。分離された同期信号は差
動アンプ３の非反転入力端子に加えられる。ＰＲ信号も
同様にＤ／Ａ変換器１２により復調されＬＰＦを経て第
２の同期分離部２２により同期信号期間が分離される。
分離された同期信号は差動アンプ３反転入力端子に加え
られる。差動アンプ３は、２人力の差動増幅を行ないス
ライサ４に出力する。スライサ４は、差動アンプ３から
の出力信号の振幅の上下を予じめ設定したレベルでスラ
イスし、平均値検出部６に出力する。平均値検出部６は
スライサ４からの出力信号から平均値を検出し遅延部６
に平均値に応じ次大きさの電圧を出力する。
られる。差動アンプ３は、２人力の差動増幅を行ないス
ライサ４に出力する。スライサ４は、差動アンプ３から
の出力信号の振幅の上下を予じめ設定したレベルでスラ
イスし、平均値検出部６に出力する。平均値検出部６は
スライサ４からの出力信号から平均値を検出し遅延部６
に平均値に応じ次大きさの電圧を出力する。
第２図に本実施例における主要箇所の信号波形を示す。
同図中ａ −ｃは、差動アンプ３に入力される二つの同
期信号の遅延関係と、そのときの差動アンプ３の出力波
形およびスライサ４の出力波形を示したものである。Ｐ
Ｒ信号がＹ信号より進んでいる場合、スライスされた信
号は正極性のパルスが負極性のパルスより多く現われる
。逆にＰＲ信号がＹ信号に対し遅れている場合、スライ
スされた信号は負極性のパルスが多く現われることにな
る。
期信号の遅延関係と、そのときの差動アンプ３の出力波
形およびスライサ４の出力波形を示したものである。Ｐ
Ｒ信号がＹ信号より進んでいる場合、スライスされた信
号は正極性のパルスが負極性のパルスより多く現われる
。逆にＰＲ信号がＹ信号に対し遅れている場合、スライ
スされた信号は負極性のパルスが多く現われることにな
る。
ｐ：Ｊ３図は、二つの同期信号の遅延関係と平均値検出
部６で検出された平均値比力場電圧この関係を示したも
のである。ＰＲ信号がＹ信号に対し進んでいけば平均値
出力電圧は上昇し、逆に遅れていけば低下する。このよ
うに差動アンプ３の出力信号をスライスして平均値を検
出することにより、３値開期信号の遅延時間差、つまり
Ｙ信号とＰＲ信号の遅延時間差を検出出来ることになる
。
部６で検出された平均値比力場電圧この関係を示したも
のである。ＰＲ信号がＹ信号に対し進んでいけば平均値
出力電圧は上昇し、逆に遅れていけば低下する。このよ
うに差動アンプ３の出力信号をスライスして平均値を検
出することにより、３値開期信号の遅延時間差、つまり
Ｙ信号とＰＲ信号の遅延時間差を検出出来ることになる
。
従って、第３図の特性を用い、平均値出力電圧がゼロと
なるように遅延部６でＹ信号の遅延時間を変えていけば
よい。
なるように遅延部６でＹ信号の遅延時間を変えていけば
よい。
遅延時間を変える為には、例えばシフトレジスタとラン
チ回路を用いればよい。シフトレジスタにより１段シフ
トさせると１タイムスロツト遅延させることが出来る。
チ回路を用いればよい。シフトレジスタにより１段シフ
トさせると１タイムスロツト遅延させることが出来る。
サンプリング周波数を７４．２６ＭＨｚにすると１タイ
ムスロツトは約１３ ｎ５ｅｃとなり、１３ ｎ５ｅｃ
スラツプで遅延時間が可変となる。しかし前述のように
画質上での遅延時間差の検知限は３．５ｎＳｅｌＣと言
われているので、１タイムスロツト以下の調整が必要と
なる。
ムスロツトは約１３ ｎ５ｅｃとなり、１３ ｎ５ｅｃ
スラツプで遅延時間が可変となる。しかし前述のように
画質上での遅延時間差の検知限は３．５ｎＳｅｌＣと言
われているので、１タイムスロツト以下の調整が必要と
なる。
これにはシフトされたのちのデジタル信号をラッチしそ
のランチ回路に加えるクロックの位相を微小変化させれ
ばよい。これにはクロックの伝送経路にバリキャップ等
を用い、バリキャップに印加する電圧を変化させること
により容易に実現できる。
のランチ回路に加えるクロックの位相を微小変化させれ
ばよい。これにはクロックの伝送経路にバリキャップ等
を用い、バリキャップに印加する電圧を変化させること
により容易に実現できる。
これらの遅延時間の調整を平均値検出部６からの出力信
号により自動的に行なうには、Ｎ段のシフトレジスタと
Ｎ本の入力から１本を外部制御により選択するセレクタ
を設け、シフトレジスタの各段からの出力をセレクタに
結線しておき、平均値出力電圧に応じてそのうちの１本
を選択するようにしておけばよい。そしてそののちにバ
リキャップに印加する電圧が変わるようにしておけば遅
延時間は自動的に調整できる。
号により自動的に行なうには、Ｎ段のシフトレジスタと
Ｎ本の入力から１本を外部制御により選択するセレクタ
を設け、シフトレジスタの各段からの出力をセレクタに
結線しておき、平均値出力電圧に応じてそのうちの１本
を選択するようにしておけばよい。そしてそののちにバ
リキャップに印加する電圧が変わるようにしておけば遅
延時間は自動的に調整できる。
発明の効果
本発明によれば、３値開期信号を有する二つのテレビ信
号の遅延時間差を容易に検出することができ、またハイ
ビジョンのテレビ信号をコンポーネント信号形式でデジ
タル伝送するとき、フィルターにより大きな遅延時間差
が生じるがこの遅延時間差を自動的に調整できることが
可能となり、設計期間が大幅に短縮できるとともに、調
整は不要となる等実用上多大な効果がある。
号の遅延時間差を容易に検出することができ、またハイ
ビジョンのテレビ信号をコンポーネント信号形式でデジ
タル伝送するとき、フィルターにより大きな遅延時間差
が生じるがこの遅延時間差を自動的に調整できることが
可能となり、設計期間が大幅に短縮できるとともに、調
整は不要となる等実用上多大な効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実施例における要部波形図、第３図は遅延時間
差に対する平均値出力電圧特性図である。 １１．１２・・・・・・Ｄ／Ａ変換器、２１．２２・・
・・・・同期分離部、３・・・・・・差動アンプ、４・
・・・・・スライサ、５・・・・・・平均値検出部、６
・・・・・・遅延部。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図
２図は同実施例における要部波形図、第３図は遅延時間
差に対する平均値出力電圧特性図である。 １１．１２・・・・・・Ｄ／Ａ変換器、２１．２２・・
・・・・同期分離部、３・・・・・・差動アンプ、４・
・・・・・スライサ、５・・・・・・平均値検出部、６
・・・・・・遅延部。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図
Claims (2)
- （１）正負両極性の３値同期信号をそれぞれ有する二つ
のテレビ信号のうち一方のテレビ信号から３値同期信号
を分離する第１の同期分離部と、他方のテレビ信号から
３値同期信号を分離する第２の同期分離部と、前記第１
の同期分離部および第２の同期分離部から出力される第
１の３値同期信号および第２の３値同期信号を差動増幅
する差動アンプと、この差動アンプの出力信号をスライ
スするスライサと、このスライサの出力信号の平均値を
検出する平均値検出部とからなる３値同期遅延検出回路
。 - （２）水平同期信号が正負両極性の３値同期信号であり
、かつ輝度信号（以下Ｙ信号という）と二つの色差信号
（以下ＰＲ、ＰＢ信号という）とから成るハイビジョン
コンポーネント信号がＡ／Ｄ変換され伝送されてきた信
号を受信する受信機において、Ｄ／Ａ変換されたＹ信号
から３値同期信号を分離する第１の同期分離部と、Ｄ／
Ａ変換されたＰＲ信号またはＰＢ信号のうちいずれか一
方の信号から３値同期信号を分離する第２の同期分離部
と、前記第１の同期分離部および前記第２の同期分離部
から出力される第１の３値同期信号および第２の３値同
期信号を差動増幅する差動アンプと、差動アンプの出力
信号をスライスするスライサと、このスライサの出力信
号の平均値を検出する平均値検出部と、この平均値検出
部からの出力信号により前記Ｄ／Ａ変換器に入力される
Ｙ信号を遅延する手段とを備えたことを特徴とする３値
同期遅延検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293808A JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293808A JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141086A true JPH02141086A (ja) | 1990-05-30 |
| JPH0693788B2 JPH0693788B2 (ja) | 1994-11-16 |
Family
ID=17799420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293808A Expired - Lifetime JPH0693788B2 (ja) | 1988-11-21 | 1988-11-21 | ３値同期遅延検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693788B2 (ja) |
-
1988
- 1988-11-21 JP JP63293808A patent/JPH0693788B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693788B2 (ja) | 1994-11-16 |
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