JPS61267480A - デジタルテレビジョン信号処理装置用のクロック発生回路 - Google Patents
デジタルテレビジョン信号処理装置用のクロック発生回路Info
- Publication number
- JPS61267480A JPS61267480A JP60108178A JP10817885A JPS61267480A JP S61267480 A JPS61267480 A JP S61267480A JP 60108178 A JP60108178 A JP 60108178A JP 10817885 A JP10817885 A JP 10817885A JP S61267480 A JPS61267480 A JP S61267480A
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- Japan
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- color burst
- burst signal
- signal
- frequency
- generation circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はクロック発生回路に関し、詳しくは。
カラーバースト信号を含むアナログ複合ビデオ信号をア
ナログ−デジタル変換し一、デジタル信号処理を行うデ
ジタルテレビジョン受像機くおいて用いられるクロック
発生回路に関するものである。
ナログ−デジタル変換し一、デジタル信号処理を行うデ
ジタルテレビジョン受像機くおいて用いられるクロック
発生回路に関するものである。
カラーバースト信号を含むアナログ複合ビデオ信号をア
ナログ−デジタル変換し、デジタル信号処理を行うデジ
タルテレビジ璽ン受像機において、システム基準クロッ
クはアナログ複合ビデオ信号のサンプリング、およびそ
の後の信号処理に用いられるため、その安定性は大変重
要である。即ち、システム基準クロックが微小変動をし
ていると１画像に大きな影響を与えてしまい特に色復調
時においては１色副搬送波のカラーバースト信号に対す
る位相の差が色相の変化となるため１色ムラとして画像
に表れてしまう。そこで、その安定化をはかるためにア
ナログ複合ビデオ信号からカラーバースト信号を抜き取
り、水晶発振器に加え、クロラフを発生させる方法が従
来において考案されたが、希望する位相な得難いという
欠点があった。また。
ナログ−デジタル変換し、デジタル信号処理を行うデジ
タルテレビジ璽ン受像機において、システム基準クロッ
クはアナログ複合ビデオ信号のサンプリング、およびそ
の後の信号処理に用いられるため、その安定性は大変重
要である。即ち、システム基準クロックが微小変動をし
ていると１画像に大きな影響を与えてしまい特に色復調
時においては１色副搬送波のカラーバースト信号に対す
る位相の差が色相の変化となるため１色ムラとして画像
に表れてしまう。そこで、その安定化をはかるためにア
ナログ複合ビデオ信号からカラーバースト信号を抜き取
り、水晶発振器に加え、クロラフを発生させる方法が従
来において考案されたが、希望する位相な得難いという
欠点があった。また。
サンプリングされたカラーバースト信号を用いて１重み
づげすることにより位相を制御する方法を用いた装置が
％開昭５８−６０８８９号公報に記載されているが、こ
の方法はクロックの周波数が、カラーバースト信号の整
数倍の周波数に非常だ近いという前提で構成されている
ため、制御される以前の状態でのクロック周波数（初期
クロック周波数）の時、すなわち、チャンネル切り換え
時や電源投入時などのように、システム基準クロックの
周波数がカラーバースト信号の整数倍の周波数に対して
大きく異なっている時には１位相はおろか周波数も制御
できないという問題があった。
づげすることにより位相を制御する方法を用いた装置が
％開昭５８−６０８８９号公報に記載されているが、こ
の方法はクロックの周波数が、カラーバースト信号の整
数倍の周波数に非常だ近いという前提で構成されている
ため、制御される以前の状態でのクロック周波数（初期
クロック周波数）の時、すなわち、チャンネル切り換え
時や電源投入時などのように、システム基準クロックの
周波数がカラーバースト信号の整数倍の周波数に対して
大きく異なっている時には１位相はおろか周波数も制御
できないという問題があった。
〔発明の目的〕 。
本発明の目的は、上記した従来技術の問題点を解決し、
カラーバースト信号の整数倍の周波数を中心に広い引き
込み範囲を有し、カラーバースト信号の整数倍の周波数
でかつ成る設定した値の位相を持つ安定したシステム基
準クロックを発生することができるクロック発生回路を
提供することにある。
カラーバースト信号の整数倍の周波数を中心に広い引き
込み範囲を有し、カラーバースト信号の整数倍の周波数
でかつ成る設定した値の位相を持つ安定したシステム基
準クロックを発生することができるクロック発生回路を
提供することにある。
本発明は、上記目的を達成するために、デジタル化され
たカラーバースト信号の一部のサンプリング点を用い演
算することにより、システム基準クロックの周波数誤差
を得る周波数・誤差検出回路と、同じ（サンプル点にお
ける位相偏差を得る位相偏差検出回路とを設け、各回路
からの出力信号を制御信号として、システム基準クロッ
クの周波数と位相とを制御するようにした。
たカラーバースト信号の一部のサンプリング点を用い演
算することにより、システム基準クロックの周波数誤差
を得る周波数・誤差検出回路と、同じ（サンプル点にお
ける位相偏差を得る位相偏差検出回路とを設け、各回路
からの出力信号を制御信号として、システム基準クロッ
クの周波数と位相とを制御するようにした。
以下１本発明の一実施例を第１図に示す。
第１図において、ｌはアナログ複合ビデオ信号、２はア
ンプ・クランプ回路、３はアナログ−デジタル変換器（
以下、Ａ／Ｄ変換器と略記する。）、４はデジタル複合
ビデオ信号、５は同期分離回路、６は後段映像信号処理
回路である。
ンプ・クランプ回路、３はアナログ−デジタル変換器（
以下、Ａ／Ｄ変換器と略記する。）、４はデジタル複合
ビデオ信号、５は同期分離回路、６は後段映像信号処理
回路である。
また、７はシステム基準クロック発生回路で。
ピーク検出回路８２周波数誤差検出回路９２位相偏差検
出回路１０．加算器１１．ゲート・ホールド回路１２．
デジタル−アナログ変換器（以下。
出回路１０．加算器１１．ゲート・ホールド回路１２．
デジタル−アナログ変換器（以下。
Ｄ／Ａ変換器と略記する。）１３．低域通過フィルタ・
アンプ回路１４および電圧制御発振器１５より構成すれ
、システム基準クロック１６を発生させている。
アンプ回路１４および電圧制御発振器１５より構成すれ
、システム基準クロック１６を発生させている。
次に動作を説明する。
まず、アナログ複合ビデオ信号１は、アンプ・クランプ
回路２に入力され次段のＡ／Ｄ変換器３の入力レベルに
増幅され、直流レベルを調整されＡ／Ｄ変換器３に入力
される。Ａ／Ｄ変換器３では、ビデオ信号をシステム基
準クロック１６によりサンプリングし、デジタル複合ビ
デオ信号４として出力する。このデジタル化されたビデ
オ信号４は、同期分離回路５．後段映儂信号処理回路６
およびシステム基準クロック発生回路７へそれぞれ入力
される。システム基準クロック発生回路７では、まずピ
ーク検出回路８により１重みづけする上での基準となる
サンプリング点を検出ｒる。周波数誤差検出回路９およ
び位相偏差検出回路１０では、上記基準サンプリング点
に基づき、数サンプリング点を演算しそれぞれ周波数誤
差量および位相偏差量を検出し。
回路２に入力され次段のＡ／Ｄ変換器３の入力レベルに
増幅され、直流レベルを調整されＡ／Ｄ変換器３に入力
される。Ａ／Ｄ変換器３では、ビデオ信号をシステム基
準クロック１６によりサンプリングし、デジタル複合ビ
デオ信号４として出力する。このデジタル化されたビデ
オ信号４は、同期分離回路５．後段映儂信号処理回路６
およびシステム基準クロック発生回路７へそれぞれ入力
される。システム基準クロック発生回路７では、まずピ
ーク検出回路８により１重みづけする上での基準となる
サンプリング点を検出ｒる。周波数誤差検出回路９およ
び位相偏差検出回路１０では、上記基準サンプリング点
に基づき、数サンプリング点を演算しそれぞれ周波数誤
差量および位相偏差量を検出し。
その検出結果を出力する。各々から出力された信号は加
算器１１により加算され、Ｄ／Ａ変換器１３によりアナ
ログ値に変換された後、低域通過フィルタ・アンプ回路
１４により１周波数・位相制御信号として、電圧制御発
振器１５に入力される。その結果、電圧制御発振器１５
からは１周波数がカラーバースト信号の整数倍、特にこ
こでは４倍で位相がある一定の値に制御されたシステム
基準クロック１６が発生される。尚、前述した様にＡ／
Ｄ変換器３はこのクロック１６に基づいて、入力ビデオ
信号なサンプリングおよび量子化している。
算器１１により加算され、Ｄ／Ａ変換器１３によりアナ
ログ値に変換された後、低域通過フィルタ・アンプ回路
１４により１周波数・位相制御信号として、電圧制御発
振器１５に入力される。その結果、電圧制御発振器１５
からは１周波数がカラーバースト信号の整数倍、特にこ
こでは４倍で位相がある一定の値に制御されたシステム
基準クロック１６が発生される。尚、前述した様にＡ／
Ｄ変換器３はこのクロック１６に基づいて、入力ビデオ
信号なサンプリングおよび量子化している。
次に第２〜第５図を用いて、第１図における主要な回路
の構成及び動作について更に詳しく説明をする。
の構成及び動作について更に詳しく説明をする。
第２図はｔａ１図のピーク検出回路８を示すブロック図
である。
である。
第２図において、１７はｌクロック遅延回路。
１８は反転回路、１９は加算器および符号化器、２０は
ピーク検出回路８の出力信号である。
ピーク検出回路８の出力信号である。
又、第３図はカラーバースト信号およびそのサンプリン
グ点、ピーク検出回路の出力信号Ｐｎ（ｎ＝０ 、１
、２・・・）２０を示す波形図である。
グ点、ピーク検出回路の出力信号Ｐｎ（ｎ＝０ 、１
、２・・・）２０を示す波形図である。
ピーク検出回路８は、第３図に示す様に入力したサンプ
ル点Ｓｎと１サンプル過去のサンプル点５ｎ−１との差
の符号を出力する。つまり１次式％式％（１） で表される動作をする。ここで、ｓｉｇｎは引数が正ま
たは零となる時にＯを、負の時には１を出力する関数で
ある。
ル点Ｓｎと１サンプル過去のサンプル点５ｎ−１との差
の符号を出力する。つまり１次式％式％（１） で表される動作をする。ここで、ｓｉｇｎは引数が正ま
たは零となる時にＯを、負の時には１を出力する関数で
ある。
次に、第４図は第１図の周波数誤差検出回路および位相
偏差検出回路の構成を主として示すブロック図である。
偏差検出回路の構成を主として示すブロック図である。
第４図において、２１は反転器、２２はシフトレジスタ
、 ２３ 、２４ 、２５はそれぞれ加算器である。
、 ２３ 、２４ 、２５はそれぞれ加算器である。
又、前述の如く８はピーク検出回路、１１は加算器、１
２はゲート・ホールド回路である。
２はゲート・ホールド回路である。
まぜ５周波数誤差検出回路９の動作について原理的に説
明する。
明する。
第５図は周波数誤差検出回路の動作を説明するための波
形図であり、カラーバースト信号波形とそのサンプリン
グ点を示しており、そのサンプリング周波数、即ち、シ
ステム基準りｑツク１６０周波数ｆがカラーバースト信
号の４倍の周波数４ｆｓｃに（ａ）等しい場合、（ｂ）
大きい場合、（Ｃ）小さい場合とそれぞれ分けて示して
いる。
形図であり、カラーバースト信号波形とそのサンプリン
グ点を示しており、そのサンプリング周波数、即ち、シ
ステム基準りｑツク１６０周波数ｆがカラーバースト信
号の４倍の周波数４ｆｓｃに（ａ）等しい場合、（ｂ）
大きい場合、（Ｃ）小さい場合とそれぞれ分けて示して
いる。
今、ピーク検出回路８により出力された信号Ｐｎの立ち
上がり点を基準サンプリング点ｓ４ｍ（ｍ＝１．２．・
・・）とすると、４サンプル過去のサンプリング点８４
（ｍ−１）は、システム基準クロック１６の周波数ｆが
正確にカラーバースト信号の４倍の周波数４ｆｓｃ Ｉ
ｃ等しければ、第５図（ａ）に示すように８４ｍにおけ
る位相と８４（ｍ−１）における位相とは等しくまた。
上がり点を基準サンプリング点ｓ４ｍ（ｍ＝１．２．・
・・）とすると、４サンプル過去のサンプリング点８４
（ｍ−１）は、システム基準クロック１６の周波数ｆが
正確にカラーバースト信号の４倍の周波数４ｆｓｃ Ｉ
ｃ等しければ、第５図（ａ）に示すように８４ｍにおけ
る位相と８４（ｍ−１）における位相とは等しくまた。
それぞれのサンプリング点におけろデジタル値も等しい
。しかし、システム基準クロックの周波数ｆがカラーバ
ースト信号の４倍の周波数４ｆｓｃより大きい場合には
。
。しかし、システム基準クロックの周波数ｆがカラーバ
ースト信号の４倍の周波数４ｆｓｃより大きい場合には
。
第５図（ｂ）に示すようにサンプリング点３４ｍでの位
相は、Ｓ４（ｍ−１）での位相よりも進むため、デジタ
ル値は８４（ｍ−１）よりも８４ｍの方が大きくなる。
相は、Ｓ４（ｍ−１）での位相よりも進むため、デジタ
ル値は８４（ｍ−１）よりも８４ｍの方が大きくなる。
逆に、システム基準クロックの周波数ｆ（Ｄ方が小さい
場合は、第５図（ｃ）に示すようになり。
場合は、第５図（ｃ）に示すようになり。
８４ｍでの位相が８４（ｍ−１）での位相より遅れるた
め、デジタル値は８４（ｍ−１）の方が５４ｒｎより犬
ぎくなる。つまり、システム基準クロックの周波数ｆと
、カラーバースト信号の４倍の周波数４ｆｓｃとの誤差
Ｆは Ｆ ＝ ８４ｒｎ −８４（ｍ −１） ・
−−（２）として表され、Ｆ＝Ｏとなる時に、システム
基準クロックの周波数ｆはカラーバースト信号の４倍の
周波数４ｆｓｃと等しくなる。
め、デジタル値は８４（ｍ−１）の方が５４ｒｎより犬
ぎくなる。つまり、システム基準クロックの周波数ｆと
、カラーバースト信号の４倍の周波数４ｆｓｃとの誤差
Ｆは Ｆ ＝ ８４ｒｎ −８４（ｍ −１） ・
−−（２）として表され、Ｆ＝Ｏとなる時に、システム
基準クロックの周波数ｆはカラーバースト信号の４倍の
周波数４ｆｓｃと等しくなる。
尚、この周波数誤差検出回路９は第４図において、デジ
タル複合ビデオ信号４を反転する反転器２１と、４サン
プル遅延させるシフトレジスタ２２と、加算器２４とか
ら構成される。
タル複合ビデオ信号４を反転する反転器２１と、４サン
プル遅延させるシフトレジスタ２２と、加算器２４とか
ら構成される。
次に１位相偏差検出回路１０の動作について原理的に説
明する。
明する。
第・コ゛力は位相偏差検出回路の動作を説明するための
波形図であり、カラーバースト信号とサンプリング点を
示している。
波形図であり、カラーバースト信号とサンプリング点を
示している。
位相偏差噴出回路１０は、カラーバースト信号の基準位
相ｏ’ （ｔｓＯｏ）とサンプリング点８４ｍの位相と
の偏差を検出する回路である。システム基準クロ・ツク
の周波数ｆがすでにカラーバースト信号ノ４１！１７）
周波数４ｆｓｃ ＩＩＣ等Ｌ イ＊ （ＷＥ ５１ｆｉ
Ｏ（ｄ）１ 参照）、サンプリング点８４ｍでの
位相が基準位相００（１８０°）となるＫは、サンプリ
ング点３４ｍ−１（ｉ＝ｏ、１，２．３）のデジタル値
の平均値とサンプリング点８４ｍのデジタル値とが等し
くなればよい。即ち、基準位相偏差Ｈな Ｈ＝ ８４ｍ−＋ΣＳ４ｍ−ｉ −・−（３
）と表し、このＨが零となるように制御すれば。
相ｏ’ （ｔｓＯｏ）とサンプリング点８４ｍの位相と
の偏差を検出する回路である。システム基準クロ・ツク
の周波数ｆがすでにカラーバースト信号ノ４１！１７）
周波数４ｆｓｃ ＩＩＣ等Ｌ イ＊ （ＷＥ ５１ｆｉ
Ｏ（ｄ）１ 参照）、サンプリング点８４ｍでの
位相が基準位相００（１８０°）となるＫは、サンプリ
ング点３４ｍ−１（ｉ＝ｏ、１，２．３）のデジタル値
の平均値とサンプリング点８４ｍのデジタル値とが等し
くなればよい。即ち、基準位相偏差Ｈな Ｈ＝ ８４ｍ−＋ΣＳ４ｍ−ｉ −・−（３
）と表し、このＨが零となるように制御すれば。
第６図に矢印で示されるように、サンプリング 一点
Ｓ４ｍでの位相がｏ’ （ｘｓＯｏ）となる。
Ｓ４ｍでの位相がｏ’ （ｘｓＯｏ）となる。
尚、この位相偏差検出回路ｌＯは第４図において、デジ
タル複合ビデオ信号４を反転する反転器２１と、シフト
レジスタ２２と、サンプリング点８４ｍ−１（ｉ＝ｏ
、 １ 、２ 、３ ）のデジタル値の平均値を求める
ための加算器２３と、その平均値とサンプリング点８４
ｍのデジタル値との差を求めるための加算器２５とによ
り構成される。
タル複合ビデオ信号４を反転する反転器２１と、シフト
レジスタ２２と、サンプリング点８４ｍ−１（ｉ＝ｏ
、 １ 、２ 、３ ）のデジタル値の平均値を求める
ための加算器２３と、その平均値とサンプリング点８４
ｍのデジタル値との差を求めるための加算器２５とによ
り構成される。
次に１以上の様な周波数誤差検出回路９と位相誤差検出
回路１０から出力された検出出力Ｆ。
回路１０から出力された検出出力Ｆ。
Ｈは、第４図に示す様に加算器１１により加算され１次
段のゲート・ホールド回路１２に入力される。このゲー
ト・ホールド回路１２は、カラーバースト信号の存在す
るバースト期間中のさらに前記式（２） 、 （３）中
のｍ ＝ ４なる時の値を次の変化時まで、保持する。
段のゲート・ホールド回路１２に入力される。このゲー
ト・ホールド回路１２は、カラーバースト信号の存在す
るバースト期間中のさらに前記式（２） 、 （３）中
のｍ ＝ ４なる時の値を次の変化時まで、保持する。
ここで＆ｍ＝４とするのは、カラーバースト信号が８〜
１２周期であるから、その中心付近の振幅の大きなサン
プリング点ということで決められており、こ虹はピーク
検出回路８の出力ＰｎをカウントすることによりＰ４を
求めることで得ることができる。ゲート・ホールド回路
１２の出力は、第１図に示した様ＫＤ／Ａ変換器１３に
よりアナログ化され、低域通過フィルタ・アンプ回ｄ＆
１４で、電圧制御発損器１５０制御電圧となり、上圧制
御発振器１５の出力、つまりシステム基準クロック１６
の周波数と位相を制御する。
１２周期であるから、その中心付近の振幅の大きなサン
プリング点ということで決められており、こ虹はピーク
検出回路８の出力ＰｎをカウントすることによりＰ４を
求めることで得ることができる。ゲート・ホールド回路
１２の出力は、第１図に示した様ＫＤ／Ａ変換器１３に
よりアナログ化され、低域通過フィルタ・アンプ回ｄ＆
１４で、電圧制御発損器１５０制御電圧となり、上圧制
御発振器１５の出力、つまりシステム基準クロック１６
の周波数と位相を制御する。
本実施例によれば、カラーバースト信号の４倍の周波数
で、一定の位相をもつ安定したシステム基準クロック１
６を得ることをできる。
で、一定の位相をもつ安定したシステム基準クロック１
６を得ることをできる。
本発明によれば、システム基準クロックに対して、カラ
ーバースト信号の整数倍の周波数を中心に広い引き込み
範囲を有することができるとともに１局波数１位相とも
に安定したシステム基準クロックを発生することができ
、安定した映像１色ムラのない映倫が得られるという効
果がある。
ーバースト信号の整数倍の周波数を中心に広い引き込み
範囲を有することができるとともに１局波数１位相とも
に安定したシステム基準クロックを発生することができ
、安定した映像１色ムラのない映倫が得られるという効
果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図のピーク検出回路を示すブロック図、第
３図はカラーバースト信号とそのサンプリング点および
ピーク検出回路の出力信号を示す波形図、第４図は第１
図の周波数誤差検出回路及び位相偏差検出回路の構成を
主として示すブロック図、第５図は周波数誤差検出回路
の動作を説明するための波形図、第６図は位相偏差検出
回路の動作を説明するための波形図である。 １・・・アナログ複合ビデオ信号。 ２・・・アンプ・クランプ回路、 ３・・・Ａ／Ｄ変換器。 ４・・・デジタル複合ビデオ信号。 ７・・・システム基準クロック発生回路。 ８・・・ピーク検出回路。 ９・・・周波数誤差検出回路。 １０・・・位相偏差検出回路。 １１・・・加算器。 １２・・・ゲート・ホールド回路。 １３・・・Ｄ／Ａ変換器。 １４・・・低域通過フィルタ・アンプ回路。 １５・・・電圧制御発振器。 １６・・・システム基準クロック。 １７ 、２２・・・シフトレジスタ。 ２０・・・ピーク検出回路の出力信号。 ２３ 、２４ 、２５・・・加算器。
３図はカラーバースト信号とそのサンプリング点および
ピーク検出回路の出力信号を示す波形図、第４図は第１
図の周波数誤差検出回路及び位相偏差検出回路の構成を
主として示すブロック図、第５図は周波数誤差検出回路
の動作を説明するための波形図、第６図は位相偏差検出
回路の動作を説明するための波形図である。 １・・・アナログ複合ビデオ信号。 ２・・・アンプ・クランプ回路、 ３・・・Ａ／Ｄ変換器。 ４・・・デジタル複合ビデオ信号。 ７・・・システム基準クロック発生回路。 ８・・・ピーク検出回路。 ９・・・周波数誤差検出回路。 １０・・・位相偏差検出回路。 １１・・・加算器。 １２・・・ゲート・ホールド回路。 １３・・・Ｄ／Ａ変換器。 １４・・・低域通過フィルタ・アンプ回路。 １５・・・電圧制御発振器。 １６・・・システム基準クロック。 １７ 、２２・・・シフトレジスタ。 ２０・・・ピーク検出回路の出力信号。 ２３ 、２４ 、２５・・・加算器。
Claims (1)
- 【特許請求の範囲】 １、電圧制御型発振器と、該発振器により出力されるク
ロック信号により、カラーバースト信号を含む複合ビデ
オ信号をサンプリングしデジタル値に変換するアナログ
−デジタル変換器と、電圧制御発振器の出力であるクロ
ックの周波数とカラーバースト信号の整数倍の周波数と
の周波数誤差を検出する第１の手段および位相偏差を検
出する第２の手段と、該第１、第２の手段の出力を合成
する加算器と、該加算器の出力をアナログ電圧に変換す
るデジタル−アナログ変換器とから成り、該デジタル−
アナログ変換器の出力を前記電圧制御発振器に印加して
、発振周波数および位相を一定に保つことを特徴とする
デジタルテレビジョン受信機用のクロック発生回路。 ２、特許請求の範囲第１項に記載のクロック発生回路に
おいて、前記第１、第２の手段はそれぞれカラーバース
ト信号の或るピーク点の前後４サンプルを用いて周波数
誤差または位相偏差を検出することを特徴とするデジタ
ルテレビジョン受信機用のクロック発生回路。 ３、特許請求の範囲第１項に記載のクロック発生回路に
おいて、前記第１の手段は、デジタル化されたカラーバ
ースト信号を遅延させるためのシフトレジスタと、遅延
していないカラーバースト信号と上記シフトレジスタか
らの出力信号との差を求めるための反転器及び加算器と
から成ることを特徴とするデジタルテレビジョン受信機
用のクロック発生回路。 ４、特許請求の範囲第１項に記載のクロック発生回路に
おいて、前記第２の手段は、デジタル化されたカラーバ
ースト信号を遅延させるためのシフトレジスタと、その
遅延出力を用いて４サンプル間の平均値を求めるための
加算器と、該平均値と現在のカラーバースト信号のサン
プリング値との差を求めるための反転置及び加算器とか
ら成ることを特徴とするデジタルテレビジョン受信機用
のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108178A JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108178A JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267480A true JPS61267480A (ja) | 1986-11-27 |
| JPH0638663B2 JPH0638663B2 (ja) | 1994-05-18 |
Family
ID=14477968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108178A Expired - Lifetime JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638663B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146683A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | Ｐｌｌ誤差演算回路 |
| JPH0530521A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | サンプリングクロツク発生回路 |
| US6118317A (en) * | 1997-03-12 | 2000-09-12 | Nec Corporation | Clock synchronizing system and synchronizing method |
| EP1098427A1 (en) * | 1999-11-08 | 2001-05-09 | Thomson Licensing S.A. | Frequency dependent x-ray protection for a multimedia monitor |
-
1985
- 1985-05-22 JP JP60108178A patent/JPH0638663B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146683A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | Ｐｌｌ誤差演算回路 |
| JPH0530521A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | サンプリングクロツク発生回路 |
| US6118317A (en) * | 1997-03-12 | 2000-09-12 | Nec Corporation | Clock synchronizing system and synchronizing method |
| EP1098427A1 (en) * | 1999-11-08 | 2001-05-09 | Thomson Licensing S.A. | Frequency dependent x-ray protection for a multimedia monitor |
| US6282071B1 (en) | 1999-11-08 | 2001-08-28 | Thomson Licensing, S.A. | Frequency dependent X-ray protection for a multimedia monitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638663B2 (ja) | 1994-05-18 |
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