JPH02142000A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02142000A
JPH02142000A JP63295172A JP29517288A JPH02142000A JP H02142000 A JPH02142000 A JP H02142000A JP 63295172 A JP63295172 A JP 63295172A JP 29517288 A JP29517288 A JP 29517288A JP H02142000 A JPH02142000 A JP H02142000A
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Masashi Wada
和田　正志
Takeshi Wada
武史 和田
Yasuhiro Nakamura
靖宏 中村
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
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  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばＥＰＲＯＭ
　（イレーザブル及プログラマブル・リード・オンリー
・メモリ）に利用して有効な技術に関するものである。
〔従来の技術〕
ＥＰＲＯＭに対する書き込み動作は、アドレス指定を行
って書き込みデータを入力し、制御信号により書き込み
モードとしてメモリセルへの書き込みを行う。この書き
込み動作が終了すると、制御信号によりベリファイ　（
読み出し）モードとして上記書き込んだアドレスのメモ
リセルの読み出しを行い書き込み装置（ＥＰＲＯＭライ
ター）において上記書き込みデータと読み出しデータと
の比較を行うという書き込みの確認を行う。このような
ＥＰＲＯＭに関しては、例えば■日立製作所昭和６３年
８月発行「日立ＩＣメモリデータブッり１頁７４３〜頁
８３９がある。
〔発明が解決しようとする課題〕
従来のＥＰＲＯＭは、上記のように制御信号により動作
モードの指定がなされる。それ故、ＥＰＲＯＭがマイク
ロコンピュータシステムに組み込まれた状態（オンボー
ド状態）で、マイクロプロセッサ等から書き込みを行う
とすると、比較的長い時間を要する書き込み時間の間、
マイクロプロセッサ等自身が上記制御信号を生成し続け
る必要がある。したがって、この間、マイクロプロセッ
サ等の動作が実質的に行われなくなってしまうため、シ
ステムのスルーブツトが極端に悪化してしまうという問
題がある。
この発明の目的は、書き込み後のベリファイモードの設
定を自動化した半導体記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、電気的な書き込み情報に従ってしきい値電圧
が変化させられる不揮発性記憶素子がマトリックス配置
されてなるメモリアレイに対する書き込み時間が内部回
路で形成された時間信号に従い設定されるとともに、そ
の書き込み終了の後に動作モードを自動的にベリファイ
モードに切り換えるようにする。
〔作　用〕
上記した手段によれば、書き込み時間をメモリ自身が内
部回路で管理し、その書き込み動作終了後に自動的にベ
リファイモードに切り換えられるから、書き込み確認を
伴う書き込み動作制御が簡単になる。
〔実施例〕
第１図には、この発明が適用されたＥＰＲＯＭの一実施
例のブロック図が示されている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術よって、単結晶シ
リコンのような１個の半導体基板上において形成される
。
同図のメモリアレイＭＡＲＹは、公知のＥＰＲＯＭと同
様にワード線とデータ線との各交差点にコントロールゲ
ートとフローティングゲートとを有するスタックドゲー
ト構造の不揮発性記憶素子が配置されてなり、上記記憶
素子のコントロールゲートはワード線に、ドレインはデ
ータ線に、ソースには回路の接地電位点ｐこそれぞれ結
合されている。同図においては、上記のメモリアレイＭ
ＡＲＹとそれに関連する入出力回路は１ビツト分のみが
示されている。それ故、ＥＰＲＯＭ全体として８ビツト
のように複数ビットの単位で読み出しを行う場合には、
同図のようなメモリアレイＭＡＲＹと入出力回路が８組
のように複数組設けられるものである。
アドレスバッファＡＤＢは、外部端子から供給されるア
ドレス信号を受けて、内部アドレス信号を形成する。こ
の実施例では、特に制限されないが、後述するようなオ
ートベリファイモード等のために上記内部アドレス信号
は一旦アドレスラッチ回路ＡＤＬに取り込まれる。
上記内部アドレス信号のうち、Ｘ系（ロウ系）のアドレ
ス信号は、ロウデコーダ回路ＬＤＣに供給され、ここで
その解読が行われる。ロウデコーダ回路ＬＤＣは、上記
アドレス信号を解読して、メモリアレイＭＡＲＹの１本
のワード線を選択する。上記内部アドレス信号のうち、
Ｙ系（カラム系）のアドレス信号は、カラムデコーダ回
路ＣＤＣに供給され、ここでその解読が行われる。カラ
ムデコーダ回路ＣＤＣは、上記アドレス信号を解読して
データ線選択信号を形成する。カラム選択ゲート回路Ｃ
８Ｇは、上記データ線選択信号によりスイッチ制御され
るスイフチＭＯ５ＦＥＴから構成され、選択された１本
のデータ線を共通データ線に接続させる。上記記憶素子
の書き込み動作においては、そのドレインとコントロー
ルゲートに比較的高い電圧を供給することが必要である
。
それ故、上記各デコーダ回路ＬＣＤとＣＤＣは、書き込
み動作のために５Ｖ系の比較的低いレベルのデコード出
力を受けて、約１２Ｖ系の高いレベルに変換するレベル
変換機能を持つ。
なお、後述するように同時にＮバイトを書き込むという
ページプログラム機能が設けられる場合、上記カラム選
択ゲート回路Ｃ８Ｇは、複数のデータ線を複数の共通デ
ータ線に接続させる構成を採る。そして、上記複数の共
通データ線にはデータラッチ回路が設けられ、それぞれ
にシリアルに書き込みデータを取り込んだ後に上記カラ
ム選択ゲート回路Ｃ３Ｇを通して複数のデータ線にパラ
レルに書き込み信号が伝えられるようにする。このよう
なアドレス構成では、上記カラムデコーダ回路ＣＤＣは
、第１と第２０カラムデコーダ回路に分割され、第１の
カラムデコーダ回路により上記カラム選択ゲート回路Ｃ
８Ｇの選択信号を形成し、書き込み動作では第２のカラ
ムデコーダ回路により上記複数のデータラッチ回路の選
択信号を形成し、読み出し動作では複数からなる共通デ
ータ線のうちの１つを選択する読み出しゲート回路の選
択信号を形成する。
上記共通データ線には、データランチ回路ＤＬが設けら
れる。このデータラッチ回路ＤＬは、上記のようなペー
ジプログラムモードのためではな（、オートへりファイ
モードのためにだけ用いられる場合、書き込みデータの
記憶用に設けられる。
それ故、上記のようなページプログラム機能を設けない
場合には、１つのデータラッチ回路から構成され、上記
のようなページプログラムモードを付加する場合には、
複数個のデータラッチ回路から構成される。
データ人カバソファＤＩＢは、外部端子１１０から供給
される書き込みデータや、後述するオートベリファイモ
ード時のコマンドデータの取り込みのためにも用いられ
る。それ故、データ入カバソファＤＩＢの出力信号は、
上記データラッチ回路ＤＬの他、オートベリファイ制御
回路ＡＶＣＮＴにも供給される。
上記データラッチ回路ＤＬの出力信号である書き込みデ
ータＤｉと、オートベリファイモードでの読み出し信号
であるセンスアンプＳＡの出力信号Ｄｏとはデータ比較
回路ＥＯＲに供給される。
このデータ比較回路ＥＯＲは、排他的論理和回路等のよ
うな一致／不一致回路から構成され、上記書き込みデー
タと読み出しデータとを比較して、−敗／不一致信号を
形成する。すなわち、データ比較回路ＥＯＲは、オート
ベリファイモードのとき、上記データの比較をしてその
一致／不一致の判定を行うものである。
リングオシレータ回路ＲＯは、基準時間信号を形成して
、書き込み時間の設定や書き込み動作からベリファイモ
ードへの移行等のようなシーケンシャルな動作タイミン
グ信号を形成する。
分周カウンタ回路ＰＣＴＲは、上記リングオシータ回路
ＲＯで形成された基本パルスを分周して、設定された書
き込み条件に応じた書き込み時間にされた単位の書き込
みパルスの生成、内部回路をベリファイモードに切り換
えるベリファイパルス等を形成する。出力カウンタ回路
ＣＣＴＲは、上記書き込みパルスを計数して、実質的な
書き込み時間の設定に用いられる。
制御回路Ｃ０ＮＴは、書き込み用高電圧Ｖｌ）ｐとチッ
プイネーブル信号ＣＥ及び出力イネーブル信号ＯＥとを
受けて、内部の動作に必要な各種の制御信号やタイミン
グ信号を形成する。
この実施例では、特に制限されないが、端子ＣＥには、
高電圧検出機能が設けられ、端子ＣＥからは高電圧を含
む３値の入力信号が供給される。
この端子ＣＥからの高電圧は、オートベリファイモード
の設定に利用される。
第２Ａ図ないし第２Ｃ図には、上記ＥＰＲＯＭのオート
ベリファイモードを説明するためのタイミング図が示さ
れている。
高電圧ｖｐｐを約１２Ｖのような高電圧とし、チップイ
ネーブル信号ＣＥを高電圧とした状態で、出力イネーブ
ル信号ＯＥをロウレベルにすることにより、制御回路Ｃ
０ＮＴはオートベリファイモードであると認識する。こ
れにより、オートベリファイコマンド取り込み信号ＡＣ
Ｄがハイレヘルにアサートされ、入出力端子Ｉ１０から
コマンドが入力され、次に説明するようなコマンドラッ
チ回路に取り込まれる。
第３図には、上記コマンドラッチ回路の一実施例の回路
図が示されている。
コマンドランチ回路は、上記のような８個の入出力端子
Ｉ１０から供給される８ビー／　トからなるコマンドデ
ータＤＯないしＤ７に対応した８個のランチ回路ＦＦＯ
ないしＦＦ７から構成される。
同図には、そのうち、オートベリファイ信号ＡＰ。
ＡＰを生成するランチ回路ＦＦ７の具体的回路が代表と
して例示的に示され、同様な構成からなる他のラッチ回
路ＦＦ０−ＦＦ４等は点線によるブランクボックスで表
している。
上記ラッチ回路ＦＦ７は、上記データＤ７を受ける入力
用クロックドインバータ回路ＣＮｌと、情報保持（帰還
）用クロックドインバータ回路ＣＮ２及び上記クロック
ドインバータ回路ＣＮ２の入力と出力にその出力と一方
とがそれぞれ結合されたナンド（ＮＡＮＤ）ゲート回路
Ｇ１とから構成され、その出力部にはインバータ回路Ｎ
１とＮ２が縦列形態に接続されて、上記信号ＡＰ、　Ａ
Ｐを出力する。上記クロックドインバータ回路ＣＮ１と
ＣＮ２とは、上記オートベリファイモードセット時に発
生されるオートベリファイコマンド取り込み信号ＡＣＤ
とＡＣＤにより相補的に動作状態にされる。すなわち、
信号ＡＣＤがハイレベル（論理“１”）とき、入力用ク
ロックドインバータ回路ＣＮＩが動作状態とになり、帰
還用クロックドインバータ回路ＣＮ２が出力ハイインピ
ーダンスの非動作状態になる。そして、上記取り込み信
号ＡＣＤがハイレベルからロウレベル（論理“０”）な
ると入力用クロックドインバータ回路ＣＮＩが出力ハイ
インピーダンスの非動作状態になり、その反転信号ＡＣ
Ｄがハイレベルになす帰還用クロックドインバータ回路
ＣＮ２が動作状態になってオートベリファイモードのと
き論理“０”にされるコマンドデータＤ７の保持動作を
行う。なお、ノアゲート回路Ｇ１には、電圧ｖｐｐが書
き込み用の高電圧にされるときハイレベルにされる信号
ＶＰが供給されているので、上記オートベリファイモー
ドの設定には、上記電圧■ｐｐが高電圧であることが条
件とされる。したがって、上記高電圧ｖｐｐが５Ｖ又は
０■にされる書き込み動作以外のときには、信号ＶＰＯ
ロウレベルにより上記ラッチ回路ＦＦ７はリセット状態
にされる。
残りのコマンドデータＤ４とＤ３は、単位の書き込み時
間の設定のために用いられる。すなわち、ラッチ回路Ｆ
Ｆ３とＦＦ４により保持された上記２ビツトの信号Ｄ３
とＤ４が、ナントゲート回路とインバータ回路からなる
デコーダ回路に入力され、Ｔ１００、ＴＯ２５、ＴＯ５
０及びＴ２Ｏ０の４通りの単位の書き込みパルス時間の
設定が行われる。
残りのコマンドデータＤ２ないしＤｏは、単位の書き込
み回数の設定のために用いられる。すなわち、ランチ回
路ＦＦＯないしＦＦ２により保持された上記３ビツトの
信号ＤＯないしＤ２が、ノアゲート回路からなるデコー
ダ回路に入力され、ＮＯＩないしＮ１５等のような実質
的に５通りの最大書き込み回数の設定が行われる。
図示しない残り２ビツトのコマンドデータＤ５のＤ６の
うち、１ビツトを用いて後述するように内部動作状態の
出力を許可する信号として用いられる。
第６図には、上記オートベリファイモードのセットに用
いられる高電圧検出回路の一実施例の回路図が示されて
いる。
端子ＣＥは、一方において入力ハッファＩＢの入力端子
に結合され、この人力バッファを通して内部信号ｃｅが
形成される。
上記端子ＧＥは、他方において３値入力を可能とするた
め、次のような高電圧検出回路の入力端子に結合される
。すなわち、上記端子ＣＥから供給される電圧信号は、
ダイオード形態のＭＯ３ＦＥＴＱＩＯとＱｌｌを通して
レベルシフトされ、ＰチャンネルＭＯ３ＦＥＴＱＩ　２
とＮチャンネルＭＯ３ＦＥＴＱＩ　３からなるＣＭＯＳ
インバータ回路の動作電圧とされる。上記ＣＭＯＳイン
バータ回路を構成するＭＯ３ＦＥＴＱＩ　２とＱ１３の
ゲートには、特に制限されないが、定常的に電源電圧Ｖ
ｃｃが供給される。上記ＮチャンネルＭＯ３ＦＥＴＱ１
３のコンダクタンスは、比較的小さく設定される。それ
故、端子ＣＢが電源電圧Ｖｃｃのような比較的低いレベ
ルのとき、ＰチャンネルＭＯ３ＦＥＴＱＩ　２がオフ状
態にされること等に応じて出力信号ＨＣＥは回路の接地
電位のようなロウレベルにされる。これに対して、上記
端子ＣＥに電源電圧Ｖｃｃ以上の所定の高電圧が供給さ
れた状態では、ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１及び上
記ＭＯ３ＦＥＴＱＩ　ＯとＱｌｌを通した動作電圧がそ
のしきい値電圧以上にされることによってＰチャンネル
ＭＯ３ＦＥＴＱＩ　２がオン状態にされ、その合成コン
ダクタンスと、上記ゲートに供給される電源電圧により
オン状態にされるＮチャンネルＭＯ３ＦＥＴＱＩ　３の
コンダクタンス比に従って出力信号ＨＣＥがハイレベル
にされる。この信号ＨＣＥは、ＰチャンネルＭＯ３ＦＥ
ＴＱＩ　４゜Ｑｌ５とＮチャンネルＭＯ３ＦＥＴＱＩ　
６とＱｌ７からなるナントゲート回路の一方の入力であ
るＭＯ３ＦＥＴＱＩ　４とＱｌ６のゲートに供給される
。上記ナントゲート回路の他方の入力であるＭＯ３ＦＥ
ＴＱ１５とＱｌ７のゲートには、前記のように高電圧ｖ
ｐｐに書き込み用の高電圧が供給されていることを示す
制御信号ＶＰが供給される。
これにより、高電圧Ｖｌ）ｌ）が供給された書き込み可
能な状態のとき、上記端子ＣＢに対応した高電圧検出回
路の出力信号が有効にされる。
このような高電圧検出回路は、上記のような制御信号端
子の他、同図に括弧で示したように特定のアドレス端子
Ａｔに設けて、アドレス信号として３値入力を行い、各
種モードの設定に利用するものとしてもよい。
第２Ａ図において、上記のようなオートベリファイモー
ドに加えて書き込み時間の短縮化のためにページプログ
ラムモードが設定されると、次のようにして書き込みデ
ータがシリアルに入力される。上記ページプログラムモ
ードの設定は、上記残り１ビツトのコマンドデータを用
いるか、上記端子ＣＥとＯＥの組み合わせから設定され
る。
上記のようにページプログラムモードが設定されている
と、出力イネーブル信号ＯＥのロウレベルをクロックと
して、アドレス端子からアドレス信号を供給するととも
に、入出力端子Ｉ１０から書き込みデータＤＩないしＤ
４をシリアルに供給する。すなわち、上記信号ＯＥのロ
ウレベルに同期してページプログラムデークラッチ制御
信号ＰＤＬＣが生成され、これを基に上記アドレス信号
Ａｊに従ってデータランチ信号ＤＬＬないしＤＬ４が発
生される。すなわち、上位ビットのアドレス信号Ａｔ（
Ｈ）は、一定のアドレス信号とされ、例えば下位２ビツ
トのアドレス信号Ａｊ（Ｌ）により指示されたアドレス
Ａ１〜Ａ４に対応してデータラッチ信号ＤＬＩないしＤ
Ｌ４が生成されることにより、データラッチ回路が指定
されて書き込みデータＤｉないしＤ４が各データラッチ
回路にシリアルに取り込まれる。
第５図には、上記データ入力バッファＤＩＢ及び上記ペ
ージプログラムモードにおいて用いられるデータラッチ
回路ＤＰＩないしＤＦ４と、書き込みアンプＷＢの一実
施例の回路図が示されている。
１ビツトの外部端子Ｉ１０は、一方においてデータ入力
バッファＤＩＢを構成するノア（Ｎ。
Ｒ）ゲート回路Ｇ４の一方の入力に結合される。
このノアゲート回路Ｇ４の他方の入力には、制御信号Ｄ
ｉＣが供給される。それ故、制御信号ＤｉＣがロウレベ
ル（論理“０”）とき、上記ノアゲート回路Ｇ４からな
るデータ入力バッファＤＩＢの動作が有効とされ、その
出力信号がインバータ回路Ｎ４を通して次のデータラン
チ回路ＤＰＩないしＤＦ４の入力端子に共通に供給され
る。上記外部端子Ｉ１０は、他方において、データ出カ
バソファＤＯＢの出力端子に結合されている。
上記各データラッチ回路ＤＰＩないしＤＦ４は、それぞ
れ分割されたメモリブロックに対応して設けられる。１
つのメモリブロックに対応したデータラッチ回路ＤＰＩ
は、入力用クロックドインバータ回路ＣＮ３と、情報保
持（帰還）用クロックドインバータ回路ＣＮ４及び上記
クロックドインバータ回路ＣＮ３の入力と出力にその出
力と一方とがそれぞれ結合されたナントゲート回路Ｇ２
とから構成され、その出力部にはノアゲート回路Ｇ３か
らなる出力回路が設けられる。上記クロックドインバー
タ回路ＣＮ３とＣＮ４とは、ページプログラムモードの
ときに、上記アドレス信号Ａｊに従って時系列的に発生
されるデータランチ信号ＤＬＬにより相補的に動作状態
にされる。すなわち、データラッチ信号ＤＬＩがハイレ
ベルとき、入力用クロックドインバータ回路ＣＮ３が動
作状態とになり、帰還用クロックドインバータ回路ＣＮ
４が出力ハイインピーダンスの非動作状態になる。そし
て、データラッチ信号ＤＬＩがハイレベルからロウレベ
ルなると、入力用クロックドインバータ回路ＣＮ３が出
力ハイインピーダンスの非動作状態になり、帰還用クロ
ックドインバータ回路ＣＮ４が動作状態になって上記取
り込んだデータの保持動作を行う。他のメモリブロック
に対応したデータラッチ回路ＤＦ２ないしＤＦ４は、上
記同様な回路により構成される。ただし、その制御信号
としては、データランチ信号ＤＬ２ないしＤＬ４とされ
る。
上記ラッチ回路ＤＰＩないしＤＦ４を構成するナントゲ
ート回路０２等の他方の入力には、データラッチリセッ
ト信号ＤＬＲ３が供給される。すなわち、この信号ＤＬ
Ｒ３がロウレベルにされると、ナントゲート回路０２等
の出力が保持情報に無関係にハイレベルになり、各ラッ
チ回路ＤＰＩないしＤＦ４が全てリセットされる。
各ラッチ回路ＤＰＩないしＤＦ４の出力部に設けられる
ノアゲート回路０３等の他の入力には、ノーマルプログ
ラムモードのときに形成されるデータライト制御信号Ｄ
ＷＩないしＤＷ４が供給される。上記ノアゲート回路０
３等の更に他の入力には、ライトイネーブル信号ＷＥが
供給される。
したがって、各ラッチ回路ＤＰＩないしＤＦ４の出力部
に設けられるノアゲート回路０３等は、ライトイネーブ
ル信号ＷＥがロウレベルにされる書き込みモードとき実
質的に動作状態にされる。
このとき、ページプログラムモードであるなら、上記信
号ＤＷＩないしＤＷ４が全てロウレベルにされるからラ
ッチ回路ＤＰＩないしＤＦ４に保持されたデータが、書
き込みアンプＷＢを通して対応するデータ線に伝えられ
、４ビツト（Ｅ　Ｆ　ＲＯＭ全全体しては４バイト）の
単位での一括書き込み（ページプログラム）が行われる
。また、ノーマルプログラムモードであるなら、上記信
号ＤＬ１ないしＤＬ４が全てハイレベルにされるから各
ラッチ部を書き込みデータがスルーし、アドレス指定情
報に従ってロウレベルにされる１つのデータライト制御
信号ＤＷｉに対応したノアゲート回路のみがゲートを開
くので、書き込みアンプＷＡを通して対応するデータ線
に伝えられ、１ビツト（ＥＰＲＯＭ全ＲＯＭ１バイト）
の単位でのノーマル書き込みが行われる。
特に制限されないが、書き込みアンプＷＢは、次の回路
により構成される。上記ノアゲート回路０３等から出力
されるデータラッチ回路の出力信号は、人力インバータ
回路Ｎ３に供給される。このインバータ回路Ｎ３等の出
力信号は、そのゲートに定常的に電源電圧Ｖｃｃが供給
されるデイプレッシッン型ＭＯ３ＦＥＴＱ１等を通して
高レベルの書き込み信号を伝えるスイッチ制御信号ＹＷ
１ないしＹＷ４を形成する出力アンプの入力に伝えられ
る。出力アンプは、電源電圧Ｖｃｃのような比較的低い
レベルの信号振幅を高電圧ｖｐｐのような高レベルの信
号振幅に変換するレベル変換機能を持つ。これらのスイ
ッチ制御信号ＹＷＩ等は、それに対応する共通データ線
に伝える書き込みＭＯＳＦＥＴのスイッチ制御信号とさ
れる。
例えば、データラッチ回路ＤＰＩからの出力信号がハイ
レベルなら、入力インバータ回路Ｎ３の出力信号がロウ
レベルになり、出力アンプを通して高電圧ＶＰｆｌのよ
うなハイレベルの出力信号を形成する。これこより、そ
れに対応したデータ線には高レベルの書き込み信号が供
給されることになる。これに対して、上記ラッチ回路Ｄ
ＰＩからの出力信号がロウレベルなら、入力インバータ
回路Ｎ３の出力信号がハイレベルになり、デイプレッシ
ョン型ＭＯ３ＦＥＴＱ１等をオフ状態とする。
これにより、出力アンプの入力信号が高電圧Ｖｌ）Ｉ）
まで上昇して回路の接地電位のようなロウレベルの出力
信号を形成する。
第２Ａ図において、端子ＣＥをロウレベルにすると、オ
ートプログラムモードにとなり、第１回目の書き込み動
作が行われる。
すなわち、信号ＣＥのロウレベルに応じて、リングオシ
−レータＲＯの動作が有効になって、クロックパルスＣ
ＬＫを発生する。分周カウンタ回路ＰＣＴＲは、上記ク
ロックパルスＣＬＫを受けて、例えば４ビツトからなる
計数出力ＴＰＩないしＴＰ４を形成して、制御回路Ｃ０
ＮＴに伝える。
制御回路Ｃ０ＮＴは、上記コマンドラッチ回路により設
定された書き込み時間信号と上記計数出力ＴＰＩないし
ＴＰ４からオートベリファイライト信号ＡＷＥを発生さ
せる。この実施例では、クロックパルスＣＬＫの８周期
分の時間が書き込み時間として設定されている例が示さ
れている。内部のライトイネーブル信号ＷＥも上記信号
ＡＷＥに対応してロウレベルにされる。
これにより、上記取り込まれたデータＤＩないしＤ４が
同時に書き込まれるというオートプログラムＮ１が実行
される。
上記書き込み時間の経過により、高電位にされたデータ
線の電位が、書き込みデータ線電位引き抜きパルスφＤ
ｌ＋により高速に引き抜かれて読み出し動作に備える。
そして、上記電位引き抜きの後にオートベリファイリー
ド信号ＡＶＲがロウレベルにアサートされる。
このオートベリファイリード信号ＡＶＲは、計数回路に
人力されて、上記ページプログラムモードの下位２ビツ
トのアドレス信号Ａｊに対応した２ビツトからなるオー
トベリファイアドレス信号ＡＶＡＯとＡＶＡＩが形成さ
れる。上記オートベリファイリード信号ＡＶＲと上記ク
ロックパルスＣＬＫからオートベリファイ比較データ取
り込みクロックＡＶＥＲが形成される。そして、上記ア
ドレス信号ＡＶＡＯとＡＶＡＩが図示しないデコーダ回
路によりデコードされて、上記クロックＡＶＥＲに同期
したデータラッチ選択信号ＤＲＦ　１ないしＤＲＦ４が
時系列的に発生される。これにより、データラッチ回路
に保持されているデータＤＩないしＤ４の選択が行われ
る。
上記オートベリファイリード信号ＡＶＨに同期して、セ
ンスアンプの活性化パルスＳＡＣが形成され、上記アド
レスラッチ回路ＡＤＬに保持されているアドレス信号Ａ
ｔにより指定されるいる４ビツトからなる読み出し信号
のうち、上記アドレス信号ＡＶＡＯとＡＶＡＩのデコー
ド出力により１ビツトが指定されて、上記データラッチ
回路からの出力ＤＩないしＤ４とともに、データ比較回
路ＥＯＲに入力される。データ比較回路ＥＯＲは、それ
が一致したなら、言い換えるならば、書き込みが確認さ
れたならオートベリファイバス信号Ａ■ＰＳをロウレベ
ルにする。第２Ａ図では、不一致の例が示されている。
第２Ａ図において、適当なタイミングで信号ＯＥをロウ
レベルにすると、その間内部状態ＳＣが端子Ｉ１０から
出力される。
この内部状態ＳＣは、上記設定されたコマンドや動作シ
ーケンスの内容等が出力される。これにより、後述する
ようなマイクロプロセッサＭＰＵは、適当なタイミング
でＥＰＲＯＭの動作状態を読み出して監視することがで
きる。
上記のようにオートベリファイバス信号ＡＶＰＳがハイ
レベルなら、第２Ｂ図のように、第２回目Ｎ２書き込み
動作が行われる。
第２Ｂ図において、上記オートベリファイの後に、再び
オートベリファイライトイネーブル信号ＡＷＥ　（ＷＥ
）がロウレベルにされて、前記第２Ａ図と同様にコマン
ドデータＤ３とＤ４により設定された時間だけ書き込み
動作が行われ、その書き込み動作の終了ととともに高電
位にされたデータ線の電位が、書き込みデータ線電位引
き抜きパルスφ、Ｄにより高速に引き抜かれて読み出し
動作に備える。そして、上記電位引き抜きの後に再びオ
ートベリファイリード信号ＡＶＲがロウレベルにアサー
トされ、前記同様なオートベリファイモードが実行され
る。
このオートベリファイモードにより、上記バス信号ＡＶ
ＰＳがロウレベルにアサートされると、メモリセルへの
書き込みが確認されたので、引き続き第２Ｃ図に示すよ
うなオーバープログラムモードに移行する。
この実施例のオーバープログラム（追い込み書き込み）
は、上記書き込みに要したのと同じ時間だけ書き込むよ
うにする。そのため、上記のように２回で書き込みが確
認された場合には、２回分のオーバープログラム（追い
込み書き込み）ＮｌとＮ２が実行される。このオーバー
プログラム動作の終了により、オートプログラムエンド
信号ＡＰＲが出力されて、単位のオートベリファイモー
ドが終了する。上記のようなオートベリファイモードの
終了のタイミングで出力イネーブル信号ＯＥをロウレベ
ルにして内部状態の読み出しを行うと、上記終了タイミ
ングで出力されるステータス情報がＳＣからＳＣｏのよ
うに変化するものとなる。
なお、前記コマンドデータＤＯないしＤ２により設定し
た最大書き込み回数を限度して上記オートベリファイバ
ス信号ＡＶＰＳが出力されるまで、上記同様な単位の書
き込み動作とベリヘアイ動作とが繰り返して行われる。
そして、書き込みの確認がなされると、その回数分だけ
の単位の書き込みに対応した追い込み書き込みが行われ
るものとなる。カウンタ回路ＣＣＴＲにより計数された
書き込み回数が上記設定された書き込み回数を超えると
、制御回路Ｃ０ＮＴは書き込み不能とし判断してその旨
が含まれるメモリエンド信号ＭＥをデータ出力バッファ
ＤＯＢを通して出力させる。この信号ＭＥは、上記のよ
うに正常に書き込みが行われて終了した場合もその旨を
含むように出力されるものである。
なお、上記内部状態ＳＣを出力させる場合も、上記制御
回路Ｃ０ＮＴからデータ出力バッファＤＯＢを通して出
力されることになる。それ故、データ出力バッファＤＯ
Ｂの入力部には、マルチプレクサ回路が設けれら、その
動作モードに応じてセンスアンプＳＡからの読み出し信
号、上記内部状態の出力、オートベリファイ終了信号等
を選択的に出力する。
第４図には、上記実施例のようなＥＰＲＯＭが実装され
るマイクロコンピュータシステムの一実施例の概略ブロ
ック図が示されている。
マイクロプロセッサＭＰＵを中心しとて、バスＢＵＳを
介してＲＡＭ　（ランダム・アクセス・メモリ）　、Ｒ
ＯＭ　（リード・オンリー・メモリ）及びＥＰＲＯＭが
接続される。上記バスＢＵＳには、マイクロプロセッサ
ＭＰＵにより生成されたアドレス信号を伝えるアドレス
バスと、各装置間でデータの授受のために用いられるデ
ータバス及び各種制御信号を伝えるコントロールバスか
らなる。
この実施例のＥＰＲＯＭは、前記のようなオートベリフ
ァイ機能を備えており、未書き込みの記憶エリアを持つ
ものである。
例えばマイクロコンピュータシステムがボード構成から
なる場合、マイクロプロセッサＭＰＵ。
ＲＡＭＳＲＯＭ及びＥＰＲＯＭのそれぞれがプリント基
板等の実装基板に搭載される。それ故、ＥＰＲＯＭが実
装される実装基板には、書き込み用の高電圧ｖｐｐを発
生させる電源回路が搭載されるものである。この電源回
路としては、チャージポンプ回路等を利用して、５ｖの
ような比較的低い電源電圧から約１２Ｖのような高い電
圧を発生させる回路を用いるものとしてもよい。また、
上記ＥＰＲＯＭの実装基板には、特に制限されないが、
書き込み制御回路が設けられる。この書き込み制御回路
は、マイクロプロセッサＭＰＵからの書き込み動作が指
示されると、前記のようなオートベリファイ設定のため
の制御信号ＣＥとＯＥを発生させる。このとき、マイク
ロプロセッサＭＰＵがＥＰＲＯＭの連続したアドレスへ
の書き込みを行うときには、書き込み短縮化のためにペ
ージプログラムモードが指示される。それ故、上記書き
込み制御回路は、それに応じたページプログラムモード
の設定も行う。
そして、マイクロプロセッサＭＰＵから供給されるアド
レス信号のうち、上位アドレス信号Ａｉは前記のように
ラッチ回路に保持するとともに、下位のアドレス信号に
応じて４バイトのデータがシリアルに入力される。この
ようなデータの入力は、マイクロプロセッサＭＰＵから
みれば、ＲＡＭに対する書き込みと同様な動作に行われ
る。上記のようなデータの入力の後に書き込み制御回路
が上記チップイネーブル信号ＣＥをロウレベルに維持す
るので、ＥＰＲＯＭでは前記のようなオートベリファイ
モードが実行される。
それ故、マイクロプロセッサＭＰＵは、その間ＲＡＭや
ＲＯＭをアクセスして他のデータ処理のための動作を行
うことができる。例えば、前記のようなＥＰＲＯＭ内部
においてオートプログラムエンド信号ＡＰＲが形成され
、単位のオートベリファイモードが終了すると、マイク
ロプロセッサＭＰＵに割り込み等をかけてＥＰＲＯＭの
アクセスを促して書き込み終了又は書き込み不能を知ら
せる。これにより、システムのスループットの大幅な向
上が可能になる。また、ＥＰＲＯＭの実装基板にＲＡＭ
等からなるバッファメモリを設け、それにマイクロプロ
セッサＭＰＵから一連のデータを書き込んでおいて、そ
れをＥＰＲＯＭに連続して書き込むようにしてもよい。
上記のようにＥＰＲＯＭがオートベリファイモードにあ
るとき、マイクロプロセッサＭＰＵは、出力イネーブル
信号ＯＥをロウレベルにすることによりＥＰＲＯＭの内
部動作状態を何時でも読み出して知ることができるもの
である。
この実施例のようなオートベリファイ機能が付加された
ＥＰＲＯＭでは、上記のようにマイクロプロセッサＭＰ
Ｕからの書き込みが簡単に行える。
それ故、専らシステムに実装される前にＥＰＲＯＭライ
ターにより書き込みが行われる従来のＥＰＲＯＭに比べ
て、その用途の拡大を図るとこができるものとなる０例
えば、ＥＰＲＯＭの特徴であるデータの不揮発性を生か
して、マイクロプロセッサＭＰＵが処理した不揮発化し
たいデータの保持が簡単になる。
第７図には、この発明の他の一実施例のタイミング図が
示されている。この実施例においては、オートベリファ
イモードの設定がチップイネ−フル信号ＣＥと出力イネ
ーブル信号ＯＥのタイミングで行われる。すなわち、第
１図に示されている制御回路Ｃ０ＮＴは、第７図に示さ
れているように、出力イネーブル信号ＯＥがロウレベル
にされている期間に、チップイネーブル信号ＣＥがハイ
レベルからロウレベルに変化され、その後再びハイレベ
ルに変化されることによって、オートベリファイモード
であると認識する。この認識をすると、制御回路Ｃ０Ｎ
Ｔは、例えば第３図に示されているラッチ回路ＦＦ７に
対してオートベリファイモードを示すデータをセントし
て、オートベリファイモードに入るようにする。また、
この実施例においては、オートベリファイモードに設定
されたことが外部から判別できるようにするために、デ
ータ入出力端子Ｉ１０にデータＤｏｕｔを出力するよう
にされている。このデータＤｏｕｔは、チップイネーブ
ル信号ＣＥがハイレベルに保持され、出力イネーブル信
号ＯＥがハイレベルからロウレベルにされることによっ
て、出カバソファＤＯＢから出力されるメモリセルのデ
ータ、すなわち、ベリファイモードによって読み出され
るデータＤｏｕｔに関連したデータである。すなわち、
このベリファイモードによって読み出されたデータＤｏ
ｕＬが、オートベリファイモードに設定されると、出力
バッファＤＯＢによって位相反転され、出カバソファＤ
ＯＢから再びデータＤｏｕｔとして出力される。
本実施例によれば、オートベリファイモードを指定する
コマンドをＥＰＲＯＭの外部から与える必要が無（なり
、誤ってモード設定をしてしまうことを防ぐことが可能
となる。
上述の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）電気的な書き込み情報に従ってしきい値電圧が変
化させられる不揮発性記憶素子がマトリックス配置され
てなるメモリアレイに対する書き込み時間が内部回路で
形成された時間信号に従い設定されるとともに、その書
き込み終了の後に動作モードを自動的にベリファイモー
ドに切り換えるようにすることにより、書き込み時間を
メモリ自身が内部回路で管理し、その書き込み動作終了
後に自動的にベリファイモードに切り換えられるから、
書き込み確認を伴う書き込み動作制御が簡単になるとい
う効果が得られる。
（２）上記（１）により、ＥＰＲＯＭがシステムに組み
込まれた状態でマイクロプロセッサ等からの書き込みが
可能になるという効果が得られる。
（３）上記ベリファイモードにおいて、内部でデータ比
較を行い一致／不−敗信号を出力する構成を採ることに
よって、いわゆる高速アルゴリズムによる書き込みが可
能になり、過剰な書き込みによる素子特性の劣化等を防
止することができるという効果が得られる。
（４）上記（３）により、マイクロプロセッサ等でのベ
リファイモードでのデータ比較を省略できるから、完全
に書き込みが終了するまでマイクロプロセッサを他のデ
ータ処理に振り向けることができるからシステムのスル
ープットの向上を図ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＥＰＲＯＭと
しては、ベリファイモードのとき読み出し信号を外部に
出力する構成であってもよい。この場合には、外部のマ
イクロプロセッサ又は書き込み装置により書き込みデー
タとの一致／不一致の判定が行われるものとなる。
この構成においても、少なくとも比較的長時間からなる
書き込み時間の設定が内部で行われるからマイクロプロ
セッサ等による書き込みが簡単になるものである。
オートベリファイモードの設定は、前記のようなチップ
イネーブル信号ＣＥの高電圧を利用するもの他、出力イ
ネーブル信号ＯＢやアドレス端子の高電圧を利用するも
のや、チップイネーブル信号ＣＥと出力イネーブル信号
ＯＥのタイミング、例えばＯＥのロウレベルへの変化タ
イミングで信号ＣＥのハイレベル又はロウレベルを判定
する等のように信号のタイミングを利用するもの、ある
いは単純に制御端子を追加するもの等種々の実施例形態
を採ることができる。上記のように３値入力機能や信号
のタイミングを利用する場合には、動作モードの多様化
に伴う制御端子数の増加を防止することができる。ペー
ジプログラムモードはより多くのデータの一括書き込み
を行うものとしてもよいし逆に省略されてもよい。
メモリアレイＭＡＲＹのワード線及び／又はデータ線に
冗長ワード線又はデータ線を設けて不良があったワード
線又はデータ線の救済を行うようにするものであっても
よい。
この発明は、電気的に書き込みが行われるＥＰＲＯＭの
他、電気的に消去も行われる各種ＥＥＰＲＯＭに対して
も同様に適用することができるものである。これらの半
導体記憶装置は、１チツプのマイクロコンピュータ等の
ような半導体集積回路装置に内蔵されるものであっても
よい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下・記の通りであ
る。すなわち、電気的な書き込み情報に従ってしきい値
電圧が変化させられる不揮発性記憶素子がマトリックス
配置されてなるメモリアレイに対する書き込み時間が内
部回路で形成された時間信号に従い設定されるとともに
、その書き込み終了の後に動作モードを自動的にベリフ
ァイモードに切り換えるようにすることにより、書き込
み時間をメモリ自身が内部回路で管理し、その書き込み
動作終了後に自動的にベリファイモードに切り換えられ
るから、書き込み確認を伴う書き込み動作制御が簡単に
なる。
【図面の簡単な説明】
第１図は、この発明が適用されたＥＰＲＯＭの一実施例
を示すブロック図、 第２Ａ図は、そのオートベリファイモードの設定から第
１回目の書き込みとベリファイモードまでを説明するた
めのタイミング図、 第２Ｂ図は、第２回目の書き込みとベリファイモードを
説明するためのタイミング図、第２Ｃ図は、追加書き込
み動作と終了動作を説明するためのタイミング図、 第３図は、そのコマンドデークラッチ回路の一実施例を
示す回路図、 第４図は、この発明に係るＥＰＲＯＭが用いられるマイ
クロコンピュータシステムの一実施例の概略ブロック図
、 第５図は、ページプログラムに用いられるデータラッチ
回路の一実施例を示す回路図、第６図は、高電圧検出回
路の一実施例を示す回路図、 第７図は、この発明の他の一実施例を示すタイミング図
である。

Claims (1)

  1. 【特許請求の範囲】 １、電気的な書き込み情報に従ってしきい値電圧が変化
    させられる不揮発性記憶素子がマトリックス配置されて
    なるメモリアレイを含み、所定の制御信号の入力により
    、内部回路で書き込み時間が設定されるとともにその書
    き込みの後に自動的に読み出しモードに切り換えられる
    というオートベリファイ機能を備えてなることを特徴と
    する半導体記憶装置。 ２、上記オートベリファイモードでの読み出し動作は、
    内部に設けられたラッチ回路に記憶された書き込みデー
    タとその読み出しモードにより読み出されたデータとを
    内部比較回路で比較して、その比較結果を出力するもの
    であることを特徴とする特許請求の範囲第１項記載の半
    導体記憶装置。 ３、上記不揮発性記憶素子は、ＥＰＲＯＭを構成するも
    のであることを特徴とする特許請求の範囲第１又は第２
    項記載の半導体記憶装置。
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