JPH02142180A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02142180A JPH02142180A JP63296652A JP29665288A JPH02142180A JP H02142180 A JPH02142180 A JP H02142180A JP 63296652 A JP63296652 A JP 63296652A JP 29665288 A JP29665288 A JP 29665288A JP H02142180 A JPH02142180 A JP H02142180A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- current
- wiring
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイ方式の半導体集積回路において
、特にその基本ゲートセルの構造に関する。
、特にその基本ゲートセルの構造に関する。
従来、この種のゲートアレイ方式の半導体集積回路は、
１タイプのＡＮＤ／ＮＡＮＤの基本ゲートを構成する基
本セルをアレイ状に配置していた。
１タイプのＡＮＤ／ＮＡＮＤの基本ゲートを構成する基
本セルをアレイ状に配置していた。
上述した従来のゲートアレイ方式の半導体集積回路では
、配線遅延時間を速くするため、基本ゲート内に電流調
整用の素子を配置していた。すなわち、長い配線の時に
は基本ゲート内に置かれた電流調整用の素子を使用して
、ゲートを駆動する電流を増やして、配線遅延時間を速
くしていた。
、配線遅延時間を速くするため、基本ゲート内に電流調
整用の素子を配置していた。すなわち、長い配線の時に
は基本ゲート内に置かれた電流調整用の素子を使用して
、ゲートを駆動する電流を増やして、配線遅延時間を速
くしていた。
短い配線の時には、ゲート内に置かれた電流調整用の素
子を使用せずにゲートを構成していた。このように、基
本ゲート内に電流調整用の余分な素子を置いておかなけ
ればならないために、基本ゲートのレイアウト性が悪く
なり、素子使用率も低下するという欠点がある。
子を使用せずにゲートを構成していた。このように、基
本ゲート内に電流調整用の余分な素子を置いておかなけ
ればならないために、基本ゲートのレイアウト性が悪く
なり、素子使用率も低下するという欠点がある。
本発明のゲートアレイ方式の半導体集積回路は、固定位
置に複数の低電流のゲートセルと、複数の高電流のゲー
トセルとを有している。
置に複数の低電流のゲートセルと、複数の高電流のゲー
トセルとを有している。
次に、本発明を図面を参照して説明する。
第３図Ａは、ＣＭＬ回路によるバイポーラゲートアレイ
の、２人力ＡＮＤ／ＮＡＮＤ低電流ゲートセルの回路図
である。基本セル内には、３個のスイッチングトランジ
スタ３０１〜３０３、エミッタフォロワ用トランジスタ
３０５，３０６、定電流源用トランジシタ３０４、コレ
クタ抵抗３１１．３１２、エミッタ抵抗３１３、及びエ
ミッタフォロワ用抵抗３１４，３１５を配置している。
の、２人力ＡＮＤ／ＮＡＮＤ低電流ゲートセルの回路図
である。基本セル内には、３個のスイッチングトランジ
スタ３０１〜３０３、エミッタフォロワ用トランジスタ
３０５，３０６、定電流源用トランジシタ３０４、コレ
クタ抵抗３１１．３１２、エミッタ抵抗３１３、及びエ
ミッタフォロワ用抵抗３１４，３１５を配置している。
第３図Ｂは、駆動電流を低電流ゲートセルの２倍にした
高電流ゲートセルの回路図である。高電流ゲートの基本
セル内には、低電流ゲートの２倍の電流を流せるエミッ
タサイズのトランジスタ３２１〜３２３と、基本ゲート
のそれぞれ２倍の数のエミッタフォロワ用トランジシタ
３２６〜３２９、定電流源用トランジシタ３２４，３２
５、コレクタ抵抗３３１〜３３４、エミッタ抵抗３３５
゜３３６、エミッタフォロワ用抵抗３３７〜３４０を配
置して、２倍の電流でゲートを駆動する。
高電流ゲートセルの回路図である。高電流ゲートの基本
セル内には、低電流ゲートの２倍の電流を流せるエミッ
タサイズのトランジスタ３２１〜３２３と、基本ゲート
のそれぞれ２倍の数のエミッタフォロワ用トランジシタ
３２６〜３２９、定電流源用トランジシタ３２４，３２
５、コレクタ抵抗３３１〜３３４、エミッタ抵抗３３５
゜３３６、エミッタフォロワ用抵抗３３７〜３４０を配
置して、２倍の電流でゲートを駆動する。
第１図は、本発明の一実施例の平面図である。
チップ１１のゲート部１４に多数のゲートセルがマトリ
クス状に配置されているが、斜線で示したセル１５の長
い配線専用の高電流ゲートセルであり、その他のセル１
６は低電流ゲートセルである。
クス状に配置されているが、斜線で示したセル１５の長
い配線専用の高電流ゲートセルであり、その他のセル１
６は低電流ゲートセルである。
高電流ゲート１５は、第３図Ｂのように、スイッチング
トランジスタ及びエミッタフオロワトランジシタに流れ
る電流が、第３図Ａの低電流ゲートのトランジスタを流
れる電流の２倍という構成となっているので、配線が長
い時に高電流ゲートを使用すれば、低電流ゲートセルを
使用するよりも、配線遅延時間を速くてきる。したがっ
て、図示のように、長い配線１７を行う時は、高電流ゲ
ート１５を使用することによって、配線遅延時間を低減
することができる。また、短いゲート間の配線１８の場
合は、低電流ケート１６を使用して行う。
トランジスタ及びエミッタフオロワトランジシタに流れ
る電流が、第３図Ａの低電流ゲートのトランジスタを流
れる電流の２倍という構成となっているので、配線が長
い時に高電流ゲートを使用すれば、低電流ゲートセルを
使用するよりも、配線遅延時間を速くてきる。したがっ
て、図示のように、長い配線１７を行う時は、高電流ゲ
ート１５を使用することによって、配線遅延時間を低減
することができる。また、短いゲート間の配線１８の場
合は、低電流ケート１６を使用して行う。
なお、第１図で、１２は入出力回路部、１３は周辺回路
部を示す。
部を示す。
第２図は、本発明の他の実施例の平面図である。
チップ２１のゲート部２４で作られた必要な信号を、チ
ップ２１の外部へ出力するために、チップ内の周囲に設
けた出力バッファ２７を使用するが、ゲート部２４から
出力バッファ２７までの配線２８は、ゲート部２４にお
けるゲート間配線よりも長くなり、配線遅延時間が悪く
なる。そこで、ゲート部２４の外周に沿って長い配線専
用の高電流ゲートセル２５を配置している。ゲート部２
４から出力バッファ２７へ配線する時には、高電流ゲー
ト２５を用いて長い配線の配線遅延時間を低減するとい
う利点がある。高電流ゲートセル群２５の内側には多数
の低電流ゲートセル２６がマトリクス状に配置されてい
る。
ップ２１の外部へ出力するために、チップ内の周囲に設
けた出力バッファ２７を使用するが、ゲート部２４から
出力バッファ２７までの配線２８は、ゲート部２４にお
けるゲート間配線よりも長くなり、配線遅延時間が悪く
なる。そこで、ゲート部２４の外周に沿って長い配線専
用の高電流ゲートセル２５を配置している。ゲート部２
４から出力バッファ２７へ配線する時には、高電流ゲー
ト２５を用いて長い配線の配線遅延時間を低減するとい
う利点がある。高電流ゲートセル群２５の内側には多数
の低電流ゲートセル２６がマトリクス状に配置されてい
る。
以上説明したように本発明は、ゲートアレイ下地に低電
流ゲートセルと、高電流ゲートセルを配置して、長い配
線が生じたら高電流ゲートを使用することにより、基本
ゲートの性能、レイアウト性を損うことなく、長い配線
を配線遅延時間を低減できる効果がある。
流ゲートセルと、高電流ゲートセルを配置して、長い配
線が生じたら高電流ゲートを使用することにより、基本
ゲートの性能、レイアウト性を損うことなく、長い配線
を配線遅延時間を低減できる効果がある。
電流ゲートの回路図、第３図Ｂは高電流ゲートの回路図
である。
である。
１１．２１・・・・・チップ、１２．２２・・・・・・
入出力回路部、１３．２３・・・・・定電圧発生回路等
の周辺回路部、１４．２４・・・・・・低電流ゲートセ
ル、高電流ゲートセルを並べたゲート部、１５．２５・
・・・高電流ゲートセル、１６．２６・・・・・・低電
流ゲートセル、１７・・・・・長いゲート間配線、２７
・・・・・・入出力回路内の出力バッファ、２８・・・
・・・ゲート部、出力バッファ間の配線、１８・・・・
・・短いゲート間配線、３１・・・・・入力端子、３２
・・・・・・リファレンス電源端子、３３・・・・・・
基準電圧供給端子、３４・・・・・・出力端子、３５・
・・・・・出力端子、３６・・・・・・高位側電源、３
７・・・・・・低位側電源。
入出力回路部、１３．２３・・・・・定電圧発生回路等
の周辺回路部、１４．２４・・・・・・低電流ゲートセ
ル、高電流ゲートセルを並べたゲート部、１５．２５・
・・・高電流ゲートセル、１６．２６・・・・・・低電
流ゲートセル、１７・・・・・長いゲート間配線、２７
・・・・・・入出力回路内の出力バッファ、２８・・・
・・・ゲート部、出力バッファ間の配線、１８・・・・
・・短いゲート間配線、３１・・・・・入力端子、３２
・・・・・・リファレンス電源端子、３３・・・・・・
基準電圧供給端子、３４・・・・・・出力端子、３５・
・・・・・出力端子、３６・・・・・・高位側電源、３
７・・・・・・低位側電源。
代理人 弁理士 内 原 晋
第１図は、本発明の一実施例の平面図、第２図は、本発
明の他の実施例の平面図、第３図Ａは低１Ｂ かい 第 図
明の他の実施例の平面図、第３図Ａは低１Ｂ かい 第 図
Claims (1)
- 複数の低電流のゲートセルと複数の高電流のゲートセル
とが所定の配列で形成されていることを特徴とするゲー
トアレイ方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296652A JPH02142180A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296652A JPH02142180A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02142180A true JPH02142180A (ja) | 1990-05-31 |
Family
ID=17836318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296652A Pending JPH02142180A (ja) | 1988-11-22 | 1988-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142180A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS62150844A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 論理集積回路装置 |
| JPS6358942A (ja) * | 1986-08-29 | 1988-03-14 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-11-22 JP JP63296652A patent/JPH02142180A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS62150844A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | 論理集積回路装置 |
| JPS6358942A (ja) * | 1986-08-29 | 1988-03-14 | Fujitsu Ltd | 半導体装置 |
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