JPH02181949A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02181949A JPH02181949A JP231889A JP231889A JPH02181949A JP H02181949 A JPH02181949 A JP H02181949A JP 231889 A JP231889 A JP 231889A JP 231889 A JP231889 A JP 231889A JP H02181949 A JPH02181949 A JP H02181949A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- basic cell
- transistor region
- basic
- sram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、半導体集積回路に係わり、特に基本セルのみ
で構成されるマスクスライス方式を適用して作成される
半導体集積回路に関する。
で構成されるマスクスライス方式を適用して作成される
半導体集積回路に関する。
従来から半導体集積回路を作成する上で、マスクスライ
ス方式と呼ばれるものが存在する。
ス方式と呼ばれるものが存在する。
このマスクスライス方式は、一つの半導体チップ中に複
数のトランジスタから成る基本セルの複数個を配置して
セルブロック（基本セル列）を作成しておき、品種に応
じて作成された配線マスクを用いて基本セルのトランジ
スタ間を接続する加工を施すことにより、所望の動作を
達成するＬＳＩを完成させようとするものである。
数のトランジスタから成る基本セルの複数個を配置して
セルブロック（基本セル列）を作成しておき、品種に応
じて作成された配線マスクを用いて基本セルのトランジ
スタ間を接続する加工を施すことにより、所望の動作を
達成するＬＳＩを完成させようとするものである。
第２図に、このマスクスライス方式を適用して作成した
一般的なＬＳＩのパターンを表すチップの平面図を示す
。
一般的なＬＳＩのパターンを表すチップの平面図を示す
。
第２図において、千ツブ１６の周辺部にボンディングパ
ッド１７の領域とＥｌＯ用セ小セル１８域が存在し、チ
ップ内部には基本セル１９を連ねて形成した基本セル列
５０が一定間隔で配列されている。これらのセル間は配
線領域として用いられる。
ッド１７の領域とＥｌＯ用セ小セル１８域が存在し、チ
ップ内部には基本セル１９を連ねて形成した基本セル列
５０が一定間隔で配列されている。これらのセル間は配
線領域として用いられる。
上記基本セル１９は、所望の論理機能、記憶機能等を得
る為の単位素子であり、Ｉ１０用セル１８は、集積回路
内とその外部との論理レベルの変換回路や駆動能力増強
の為のバッファを構成する為の素子群である。そして、
ボンディングパッド１７は、内部回路と外囲器端子を接
続する為のパッドである。
る為の単位素子であり、Ｉ１０用セル１８は、集積回路
内とその外部との論理レベルの変換回路や駆動能力増強
の為のバッファを構成する為の素子群である。そして、
ボンディングパッド１７は、内部回路と外囲器端子を接
続する為のパッドである。
上記基本セル１９の具体的なレイアウトの従来例として
は、例えば特開昭６２−２５６４６８号に記載されたも
のが存在する。
は、例えば特開昭６２−２５６４６８号に記載されたも
のが存在する。
この従来例における基本セルの具体的なレイアウトの平
面形状を第３図に示して説明する。
面形状を第３図に示して説明する。
第３図において、１はｐ−チャネルトランジスタ領域、
２はｎ−チャネルトランジスタ領域を示し、これら二つ
の領域は一対に形成されてなる。
２はｎ−チャネルトランジスタ領域を示し、これら二つ
の領域は一対に形成されてなる。
このｐ−チャネルトランジスタ領域１には、ｐ−チャネ
ルトランジスタＰ＋、Ｐｚが形成され、またｎ−チャネ
ルトランジスタ領域２には、ｎ −チャネルトランジス
タｎ Ｉ ＋ ｎＺが形成されている。さらに、５は
Ｐ−チャネルトランジスタのポリシリコンゲート電極、
８はｎ−チャネルトランジスタのポリシリコンゲート電
極を示している。
ルトランジスタＰ＋、Ｐｚが形成され、またｎ−チャネ
ルトランジスタ領域２には、ｎ −チャネルトランジス
タｎ Ｉ ＋ ｎＺが形成されている。さらに、５は
Ｐ−チャネルトランジスタのポリシリコンゲート電極、
８はｎ−チャネルトランジスタのポリシリコンゲート電
極を示している。
前記従来のマスクスライス方式では、第３図に示す基本
セルを第２図の基本セル列５０に配置し、この基本セル
を所定の配線パターンで結線することによりチップに論
理回路及び記憶回路等を形成している。
セルを第２図の基本セル列５０に配置し、この基本セル
を所定の配線パターンで結線することによりチップに論
理回路及び記憶回路等を形成している。
〔発明が解決しようとする課題］
上記第３図で示す基本セルを用いてＳＲＡＭ（スタテッ
クランダムアクセスメモリー）を構成した場合の平面図
を第４図に示して説明する。
クランダムアクセスメモリー）を構成した場合の平面図
を第４図に示して説明する。
ＲＡＭセルは、基本セル列５０に隣接配置された１９−
１．１９−２．１９−３の三つの基本セルによって構成
されている。このうち、１９−２の基本セルによってＲ
ＡＭセル１ビツトが形成されている。
１．１９−２．１９−３の三つの基本セルによって構成
されている。このうち、１９−２の基本セルによってＲ
ＡＭセル１ビツトが形成されている。
ところで、ＲＡＭセル１ビツトに対しては、スイッチ部
分になるゲートであるパストランジスタを複数必要とす
る。そこで、基本セル中のｎ−チャネルトランジスタに
よりパストランジスタを構成する必要がある。従って、
基本セル１９−２の両サイドに存在する二つの基本セル
１９−１．１９−３のｎ−チャネルトランジスタ７０．
７１を用いてパストランジスタ構成することになるが、
これでは、基本セル１９−１．１９−３に存在する合計
六個のｐ、ｎ−チャネルトランジスタが無駄となる。
分になるゲートであるパストランジスタを複数必要とす
る。そこで、基本セル中のｎ−チャネルトランジスタに
よりパストランジスタを構成する必要がある。従って、
基本セル１９−２の両サイドに存在する二つの基本セル
１９−１．１９−３のｎ−チャネルトランジスタ７０．
７１を用いてパストランジスタ構成することになるが、
これでは、基本セル１９−１．１９−３に存在する合計
六個のｐ、ｎ−チャネルトランジスタが無駄となる。
チップ上での記憶回路領域の占める面積は大きい。上記
の如く基本セルを用いてＳＲＡＭを作成する場合、前記
第４図に示すように複数のｐ、 ｎ−チャネルトラン
ジスタが無駄となると、基本セルの使用効率が低下する
と共に、記憶回路領域の占有面積が相対的に大きくなり
、その分論理回路領域の占有面積が小さくなる。従って
、高い集積密度を得られないと共に、高性能の半導体集
積回路を得ることが出来ないと云う課題があった。
の如く基本セルを用いてＳＲＡＭを作成する場合、前記
第４図に示すように複数のｐ、 ｎ−チャネルトラン
ジスタが無駄となると、基本セルの使用効率が低下する
と共に、記憶回路領域の占有面積が相対的に大きくなり
、その分論理回路領域の占有面積が小さくなる。従って
、高い集積密度を得られないと共に、高性能の半導体集
積回路を得ることが出来ないと云う課題があった。
そこでこのような未解決の課題を解決する為に、本発明
では、基本セルの使用効率を向上することにより、高い
集積密度を達成でき、その結果高性能な半導体集積回路
を提供することを目的とする。
では、基本セルの使用効率を向上することにより、高い
集積密度を達成でき、その結果高性能な半導体集積回路
を提供することを目的とする。
上記目的を解決する為に本発明は、ｐ−チャネルトラン
ジスタ領域とｎ−チャネルトランジスタ領域とが一対に
形成された基本セルの複数個が、マトリックス状に配列
されてなる基本セル列と、複数の入出力用セルと、複数
のボンディングパッドと、を備えてなる半導体集積回路
において、前記基本セルには、さらにｎ−チャネルトラ
ンジスタ領域が付加されてなることを特徴とする。
ジスタ領域とｎ−チャネルトランジスタ領域とが一対に
形成された基本セルの複数個が、マトリックス状に配列
されてなる基本セル列と、複数の入出力用セルと、複数
のボンディングパッドと、を備えてなる半導体集積回路
において、前記基本セルには、さらにｎ−チャネルトラ
ンジスタ領域が付加されてなることを特徴とする。
上記本発明の基本セルを用いてマスクスライス方式によ
り半導体集積回路を作成する際、ＳＲＡＭのパストラン
ジスタを基本セルと一体に付加されたｎ−チャネルトラ
ンジスタを用いて作成することができる。
り半導体集積回路を作成する際、ＳＲＡＭのパストラン
ジスタを基本セルと一体に付加されたｎ−チャネルトラ
ンジスタを用いて作成することができる。
従って、一つの基本セルによってＳＲＡＭを作成するこ
とが可能となる。その結果、前記第４図で示す如くのＲ
ＡＭセルの面積の無駄がなくなり、基本セルの使用効率
が向上すると共に、記憶領域のチップ上での占有面積を
少な（することができる為、その分高い集積密度を得る
ことができ、その結果、高性能の半導体集積回路を得る
ことが可能となる。
とが可能となる。その結果、前記第４図で示す如くのＲ
ＡＭセルの面積の無駄がなくなり、基本セルの使用効率
が向上すると共に、記憶領域のチップ上での占有面積を
少な（することができる為、その分高い集積密度を得る
ことができ、その結果、高性能の半導体集積回路を得る
ことが可能となる。
次に本発明に係る半導体集積回路の一実施例について説
明する。
明する。
第１図は、この実施例に用いられる基本セルの平面図を
示したものである。尚、第１図において前記第３図に説
明したと同様の部分については、その説明を省略する。
示したものである。尚、第１図において前記第３図に説
明したと同様の部分については、その説明を省略する。
第１図において、ｎ−チャネルトランジスタ領域２の側
端部には新たに付加されたｎ−チャネルトランジスタｎ
３ ＋ １４を有する他のｎ′−チャネルトランジ
スタ領域３が形成されている。尚、工２はｎ−チャネル
トランジスタのポリシリコンゲート電極、１４はｎ基板
コンタクト用の拡散層、１５はｐ基板コンタクト用の拡
散層を示す。
端部には新たに付加されたｎ−チャネルトランジスタｎ
３ ＋ １４を有する他のｎ′−チャネルトランジ
スタ領域３が形成されている。尚、工２はｎ−チャネル
トランジスタのポリシリコンゲート電極、１４はｎ基板
コンタクト用の拡散層、１５はｐ基板コンタクト用の拡
散層を示す。
第１図に示した基本セルを用いて所定のＡＩ配線を施し
、ＳＲＡＭを作成した。第５図にこのＡＩ配線を施した
基本セルの平面図を示す。第５図において、斜線が形成
されている部分２４は、−層目のＡＩ配線を示し、２５
は二Ｎ口のＡＩ配線を示す。そして、２１はピアホール
であり、２２はコンタクトホールを示す。さらに、２０
はｐ基板コンタクト、２３はｎ基板コンタクトを示す。
、ＳＲＡＭを作成した。第５図にこのＡＩ配線を施した
基本セルの平面図を示す。第５図において、斜線が形成
されている部分２４は、−層目のＡＩ配線を示し、２５
は二Ｎ口のＡＩ配線を示す。そして、２１はピアホール
であり、２２はコンタクトホールを示す。さらに、２０
はｐ基板コンタクト、２３はｎ基板コンタクトを示す。
また、Ｖ、、、Ｖ。、は基本セルの拡散層の部分に接続
された電源を示す。
された電源を示す。
第６図は第５図の等価回路である。この第６図は、ＳＲ
ＡＭの単位素子の構成を示すものであり、二つのインバ
ータ６０．６１がリング状に結合される事により、ラッ
チ回路６２が形成されている。
ＡＭの単位素子の構成を示すものであり、二つのインバ
ータ６０．６１がリング状に結合される事により、ラッ
チ回路６２が形成されている。
第６図のＳＲＡＭ素子において、ＷＯＲＤ線を高レベル
にするとｎＭＯｓトランジスタで構成されるスイッチＴ
ＮＩ、ＴＮ２がＯＮ状態となり、中央のインバータ二個
で構成されたラッチ回路とビット線とが電気的に結合さ
れ、Ｂ ＩＴＩ及びＢＩＴ２との値がラッチ回路内に記
憶される。
にするとｎＭＯｓトランジスタで構成されるスイッチＴ
ＮＩ、ＴＮ２がＯＮ状態となり、中央のインバータ二個
で構成されたラッチ回路とビット線とが電気的に結合さ
れ、Ｂ ＩＴＩ及びＢＩＴ２との値がラッチ回路内に記
憶される。
前記第１図で示すｐ−チャネルトランジスタ領域１とｎ
−チャネルトランジスタ領域２により第６図で示すラッ
チ回路６２が構成され、ｎ−チャネルトランジスタ領域
２側端部に存在するｎ−チャネルトランジスタ領域３の
二つのｎ−チャネルトランジスタｎ ３ ＋ ｎ ４
により、第６図で示すスイッチＴＮＩ、ＴＮ２がそれぞ
れ形成される。
−チャネルトランジスタ領域２により第６図で示すラッ
チ回路６２が構成され、ｎ−チャネルトランジスタ領域
２側端部に存在するｎ−チャネルトランジスタ領域３の
二つのｎ−チャネルトランジスタｎ ３ ＋ ｎ ４
により、第６図で示すスイッチＴＮＩ、ＴＮ２がそれぞ
れ形成される。
従って、第１図に示す基本セルを用いれば、一つの基本
セルでＳＲＡＭ−単位を作成することが出来る。
セルでＳＲＡＭ−単位を作成することが出来る。
前記第３図で示したように、スイッチＴＮＩ。
ＴＮ２に相当するｎ−チャネルトランジスタｎ３＋ｎ４
を有しない従来の基本セルを用いて第４図の如＜ＳＲＡ
Ｍを構成しようとすると、複数のｐｎ−チャネルトラン
ジスタが無駄となる。これに対し、第１図に示す基本セ
ルを用いてＳＲＡＭを構成すると無駄になるトランジス
タが存在しない為、基本セルの使用効率を向上した状態
で、マスクスライス方式を利用した半導体集積回路を作
成すること可能となる。
を有しない従来の基本セルを用いて第４図の如＜ＳＲＡ
Ｍを構成しようとすると、複数のｐｎ−チャネルトラン
ジスタが無駄となる。これに対し、第１図に示す基本セ
ルを用いてＳＲＡＭを構成すると無駄になるトランジス
タが存在しない為、基本セルの使用効率を向上した状態
で、マスクスライス方式を利用した半導体集積回路を作
成すること可能となる。
上記本実施例において、ＳＲＡＭのスイッチ部分を構成
するトランジスタとしてｎ−チャネルトランジスタを用
いているが、これはｎ−チャネルトランジスタはｐ−チ
ャネルトランジスタに比べて動作速度が速い為である。
するトランジスタとしてｎ−チャネルトランジスタを用
いているが、これはｎ−チャネルトランジスタはｐ−チ
ャネルトランジスタに比べて動作速度が速い為である。
特に、ＳＲＡＭの動作速度はスピードが要求され、でき
る限りの早くアクセスしてデータの出し入れを実行する
必要があり、このことに対処する為にｎ−チャネルトラ
ンジスタを用いたものである。
る限りの早くアクセスしてデータの出し入れを実行する
必要があり、このことに対処する為にｎ−チャネルトラ
ンジスタを用いたものである。
ＳＲＡＭにおけるデータの出し入れを行うスイッチ部分
のｎ−チャネルトランジスタの設置位置については、第
１図の実施例に限定されず必要に応じて他の位置を選定
することも可能である。
のｎ−チャネルトランジスタの設置位置については、第
１図の実施例に限定されず必要に応じて他の位置を選定
することも可能である。
また、上記実施例では基本セルを用いてＳＲＡＭを作成
する場合について説明したが、２人力ＮＡＮＤ回路や、
２人力ＮＯＲ回路等の他の論理回路を作成する上で本発
明に係る基本セルを用いるこ七は一向に差し支えが無い
。
する場合について説明したが、２人力ＮＡＮＤ回路や、
２人力ＮＯＲ回路等の他の論理回路を作成する上で本発
明に係る基本セルを用いるこ七は一向に差し支えが無い
。
以上説明したように本発明によれば、一つの基本セルに
よってＳＲＡＭを作成することが可能となるので、基本
セルの使用効率が向上すると共に、記憶領域のチップ上
での占有面積を少なくすることができる結果、その分集
積密度を高くすることができ、高性能の半導体集積回路
を得ることが可能となる。
よってＳＲＡＭを作成することが可能となるので、基本
セルの使用効率が向上すると共に、記憶領域のチップ上
での占有面積を少なくすることができる結果、その分集
積密度を高くすることができ、高性能の半導体集積回路
を得ることが可能となる。
第１図は、本発明に係る半導体集積回路の一実施例に用
いられる基本セルの平面図、第２図はマスクスライス方
式を適用して作成した一般的なＬＳＩのパターンを表す
チップの平面図、第３図は従来例における基本セルの具
体的なレイアウトの平面形状を示す平面図、第４図は第
３図で示す基本セルを用いてＳＲＡＭを構成した場合の
平面図、第５図はＡ１配線を施してＳＲＡＭを構成した
本発明の基本セルの平面図、第６図は第５図の等価回路
図である。 図中、１はｐ−チャネルトランジスタ領域、２゜３はｎ
−チャネルトランジスタ領域、１７はボンデングパッド
、１８はＩ１０用セル、工９は基本セル、５０は基本セ
ル列を示す。
いられる基本セルの平面図、第２図はマスクスライス方
式を適用して作成した一般的なＬＳＩのパターンを表す
チップの平面図、第３図は従来例における基本セルの具
体的なレイアウトの平面形状を示す平面図、第４図は第
３図で示す基本セルを用いてＳＲＡＭを構成した場合の
平面図、第５図はＡ１配線を施してＳＲＡＭを構成した
本発明の基本セルの平面図、第６図は第５図の等価回路
図である。 図中、１はｐ−チャネルトランジスタ領域、２゜３はｎ
−チャネルトランジスタ領域、１７はボンデングパッド
、１８はＩ１０用セル、工９は基本セル、５０は基本セ
ル列を示す。
Claims (1)
- （１）ｐ−チャネルトランジスタ領域とｎ−チャネルト
ランジスタ領域とが一対に形成された基本セルの複数個
が、マトリックス状に配列されてなる基本セル列と、複
数の入出力用セルと、複数のボンディングパッドと、を
備えてなる半導体集積回路において、前記基本セルには
、さらにｎ−チャネルトランジスタ領域が付加されてな
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP231889A JPH02181949A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP231889A JPH02181949A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181949A true JPH02181949A (ja) | 1990-07-16 |
Family
ID=11525980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP231889A Pending JPH02181949A (ja) | 1989-01-09 | 1989-01-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
-
1989
- 1989-01-09 JP JP231889A patent/JPH02181949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| US5923059A (en) | Integrated circuit cell architecture and routing scheme | |
| KR100433025B1 (ko) | 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기 | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| US20060027835A1 (en) | Semiconductor integrated circuit device | |
| US6590802B2 (en) | Semiconductor storage apparatus | |
| JPS6017932A (ja) | ゲ−ト・アレイ | |
| JPH02152254A (ja) | 半導体集積回路装置 | |
| US5635737A (en) | Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area | |
| US5265045A (en) | Semiconductor integrated circuit device with built-in memory circuit group | |
| US6369412B1 (en) | Semiconductor integrated device comprising a plurality of basic cells | |
| JPH02181949A (ja) | 半導体集積回路 | |
| JPS6065546A (ja) | ゲ−トアレイ型集積回路 | |
| JPH06204438A (ja) | 半導体装置 | |
| JP2540222B2 (ja) | 集積回路 | |
| US5701021A (en) | Cell architecture for mixed signal applications | |
| JPS58210638A (ja) | 半導体集積回路 | |
| JPH0329187B2 (ja) | ||
| JP3128086B2 (ja) | ゲートアレイの基本セル | |
| JP2808669B2 (ja) | 半導体集積回路 | |
| JPH02501876A (ja) | 改良された密度のセミカスタム集積回路チップ | |
| JP3277339B2 (ja) | 半導体集積回路装置 | |
| US20240079411A1 (en) | Layout structure, semiconductor structure and memory | |
| JPS61107741A (ja) | 半導体集積回路装置 | |
| JPH0648724B2 (ja) | マスタスライス型半導体集積回路装置 |