JPH02143185A - 超音波装置のデイジタル入力部 - Google Patents

超音波装置のデイジタル入力部

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JPH02143185A
JPH02143185A JP1255113A JP25511389A JPH02143185A JP H02143185 A JPH02143185 A JP H02143185A JP 1255113 A JP1255113 A JP 1255113A JP 25511389 A JP25511389 A JP 25511389A JP H02143185 A JPH02143185 A JP H02143185A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、１つの変換器アレーのそれぞれ１つの要素
変換器に対応付けられている複数個の互いに等しいチャ
ネルを有する画像形成用の信号処理回路を含み、各チャ
ネル内に１つのアナログ−ディジタル変換器が配置され
ている超音波装置のディジタル人力部に関するものであ
る。
〔従来の技術〕
高級のＢスキャナが１０ＭＨｚまでの超音波周波数で動
作し、またそれが多数の複雑なスキャン形式を有すると
、多くの細かいステップの切換過程をビーム制御および
焦点合わせのために行う必要がある。そのために高周波
信号のディジタル処理が行われる。しかし、ドツプラー
信号の処理のためにディジタル技術を使用することに対
する主要な現在なお有効な異議は、アナログ−ディジタ
ル変換（ＡＤ変換）の際の必要な信号ダイナミックスが
、ドツプラー信号により同時にたとえば血管壁からの不
動エコーが検出されるときには達成されないことにある
。しかし、像システムは、少なくともオプシヨンとして
、ドツプラー信号も取得し得なければならない、たとえ
ば５ＭＨｚの相応に低い超音波周波数を有する通常の高
性能の装置はドツプラー信号に大してアナログに動作す
る入力部分を有する。しかし、ここに像に対するアナロ
グ技術を専ら使用することは将来継続されないであろう
、なぜならば、ＩＯＭＨ２までの定格周波数をアナログ
技術で達成することには困難があるからである。
デイ−、ハスラー（Ｄ、Ｈａａｓｌｅｒ）の文献１血液
流測定のための超音波パルス−ドツプラー技術への寄与
（ＢｓｉＬｒａｇ　ｚｕｒ　Ｓｙｓｔｅｍｔｈｅｏｒｉ
ｅ　ｄａｒ　ＩＪｌｔｒａｓｃｈａｌｌ−Ｉ＠ｐｕｔｓ
−Ｄｏｐｐｌａｒ−Ｔｅｃｈｎｉｋ　ｚｕｒ　ＢＩｕｔ
ｓｒｏｓｕｎｇｓ＋ｓｅｓｓｕｎｇ）”、医学における
超音波（ｔｌｌｔｒａｓｃｈａｌｌ　ｉｎ　ｄｅｒＭｅ
ｄｉｚｉｎ）、第８号、１９８７年、第１０２〜１゜７
．１５２〜１５４および１９２〜１９６頁には、血液粒
子のドツプラー信号の特性が解析されている。それによ
れば１つの血管の小さい信号到来領域から成る血液粒子
（運動ターゲット）は最大３０ないし４０ｄＢのダイナ
ミックスを有し、また組織から成る不動ターゲットエコ
ーの振幅の下側の典型的に３０ないし４０ｄＢに位置し
ている。
制限された位置分解能のために、特に血管壁付近の信号
到来領域では、不動および運動ターゲットエコーが同時
に生ずることは不可避である。それらは運動ターゲット
エコーの周波数排除に基づいてのみ不動ターゲットエコ
ーにくらべて区別可能である。すなわちフィルタ法が分
離のために応用される。これは、両成分の直線的スーパ
ーボジシッンが信号流れ連鎖のなかでフィルタリングま
で保たれていることを仮定している。非直線的特性曲線
における混合は避けるべきである。
たとえばヨーロッパ特許第００１０３０４号明細書に示
されているような超音波装置で像信号とならんでドツプ
ラー信号も撮像アプリケータから取得されるならば、こ
のことは、揺動および（または）焦点合わせのためのア
ナログ信号処理装置を有する機械的スキャナまたは電子
的スキャナが使用されるかぎり、必要なＳＮ比の遵守の
もとに可能である。
たとえばヨーロッパ特許節Ａ１．−０１７００７２号明
細書に記載されているようにＢスキャナの冒頭に記載し
た種類（フロント−エンド）のディジタル動作の高周波
入力部では、たとえば高いサンプリングレートにおいて
高いダイナミックスを有する信号が処理され得ることと
いう冒頭に説明した要求のように、これまでドツプラー
信号処理への拡張の際に解決されなかった技術的問題が
ある。
他方においてディジタル動作の人力部は高級のスキャナ
に対する技術的に最適な解決手段である。
高性能装置では２ＭＨｚと１０ＭＨｚとの間の超音波定
格周波数ならびにたとえば周辺突出部なしの電子的な扇
形走査、台形走査および平行走査のような複数の走査形
式の応用可能性が期待される。
上記の要求を満足するためには、信号遅延が大きい範囲
で、しかも非常に細かいステップで変更可能であること
が不可欠である。そのために最も広く開発されている技
術は高周波信号のディジタル遅延にある。
ディジタル技術は典型的に６４人人力ャネルの場合、最
大４０ＭＨｚの１つのサンプリングレートの際に８ビツ
トを有する６４個のアナログ−ディジタル変換器（ＡＤ
変換器）を使用する。これは像取得のために十分である
。前述のように、非直線的な特性曲線を避けるため、ド
ツプラ一応用の際には少なくとも１４ビツトのビット幅
が必要である。なぜならば、３０ないし４０ｄＢの追加
的なダイナミックスは６ビツトを追加的に必要とするか
らである。しかし技術的実現可能性の限界は現在、２０
ＭＨｚのサンプリングレートの際に１２ビツトにある。
〔発明が解決しようとする課題〕
本発明の課題は、組合わされた超音波撮像およびドツプ
ラー装置において、画像形成用の信号処理回路のディジ
タル入力技術によってもドツプラー信号の取得を可能に
する回路を提供することである。
〔課題を解決するための手段〕
この課題は、本発明によれば、アナログ−ディジタル変
換器の出力端がそれぞれ運動ターゲットエコーからのド
ツプラー信号の取得のための第２の信号処理回路と接続
されており、その際に不動ターゲット抑制のためのドツ
プラー信号処理回路の部分が同じく個別チャネル内に配
置されていることにより解決される。
個別チャネル内に配置されており画像形成およびドツプ
ラー信号用に共通の信号処理回路がアナログ−ディジタ
ル変換器の前に、同一のターゲット領域内で複数の送信
パルスが相続く際に瞬時のエコー信号から先行の超音波
パルスのエコー信号を正しい時点に減算する減算器と、
それに続く切換可能な増幅率を有する増幅器とを含んで
おり、不動ターゲット抑制のためのドツプラー信号処理
回路がアナログ−ディジタル変換器の後に、増幅器の選
択された増幅率に関係してアナログ−ディジタル変換器
の個々のビットを異なって重み付けして加算器にその後
の信号処理のために供給する切換スイッチを有するよう
にすると有利である。
いま、小さいビット幅のアナログ−ディジタル変換器を
有する回路で十分であり、またたとえば６４チヤネルの
多重構成がドツプラーのための１つの追加的なアナログ
部よりも価格的に有利であるように価格が安く品質の良
い構成要素が使用され得る。
さらに、それにより、ディジタル化すべき信号のダイナ
ミックスが下げられており、また大きいダイナミックス
範囲を有する信号の処理の問題がより容易に実現される
ディジタル−アナログ変換に移されている。
また、第２のメモリが設けられており、そのなかに、２
つの平衡ステップを含む１つの平衡段階の後に、先行の
信号を減算器に供給する負帰還枝路内のアナログ構成部
分およびディジタル−アナログ変換器の振幅誤差を補償
すべき補正値が記憶されており、平衡段階で１つの検査
信号から第１の平衡ステップで得られた信号と同一の信
号から第２の平衡ステップで得られた信号との差が補正
値として第２のメモリのなかに記憶されるようにするこ
ともできる。
いま、構成部分の振幅誤差が補償されるので、回路の実
現の際に高精度、従ってまた高価な構成部分を使用しな
いですむ。
他の利点は従属請求項および図面による説明から明らか
になる。
（実施例） Ｂ像装置におけるディジタル構想にドツプラー技術もい
かに開かれ得るかの基本アイデアはエム。
プランデスティ、＝−（Ｍ、ｔｌｒａｎｄｅｓＬｉｎｉ
）の論文１トポフロー−ディジタル・フルレンジ・ドツ
プラー速度計（Ｔｏｐｏｆｌｏｗ−＾Ｄｉｇｉｔａｌ　
Ｆｕｌｌ　Ｒａｎｇａ　Ｄｏｐｐｌｅｒνａｌｏｃｉｔ
ｙ　Ｍｅｔｅｒ）”、米国電気電子学会論文集・音波超
音波！１（ＩＥＥＩＩ！　Ｔｒａｎｓ、５ｏｎｉｃｓ　
ｔｌｌｔｒａｓｏｎｌｃｓ）、第２５巻、第５号、１９
７８年９月、第２８７〜２９３頁に示されている。
第５図にはこの基本アイデアが示されている。
これは１次フィルタにより不動ターゲットエコーを抑制
するため、また運動ターゲットエコーをディジタル化す
るための回路である。１つの受信変換器アレーの和信号
は１つのアナログｆｉ＆算器２のパルス入力端４に供給
される。出力端６はアナログ−ディジタル変換器１０の
入力端８と接続されている。ＡＤ変換器１０は８ビツト
でアナログ信号をディジタル化する。ＡＤ変換器１０の
出力端１２における信号は１つの別の信号処理装！！（
図示せず）にもディジタル１６ビツト加算器１６の１つ
の入力端１４にも供給されている。しかし、その際に８
つの最下位ビン）（８ＬＳＢ）のみが入力端１４に与え
られている。加算器１６の出力端は１６ビントメモリ２
０の入力端１８と接続されている。そのメモリ容量は１
２８ワードである。
メモリ２０は先入れ一先出しくＦ　Ｉ　ＦＯ）の原理で
編成されている。メモリ２０の出力端２２は一方では１
つの１６ビツトのディジタル−アナログ変換器２６の入
力端２４と接続されており、また他方では負帰還回路２
７を介して加算器１６の第２の入力端２８と接続されて
いる。ＤＡ変換器２Ｇのアナログ出力端３０は減算器２
の反転入力端３２と接続されている。
本原理は下記のように動作する。１つの超音波走査ビー
ムからのエコー信号がディジタルに記憶される。１つの
後続の送出シ！１７トへのエコーが先行のシ町ットの記
憶されたエコーから正しい時点で差し引かれる。運動が
対象物のなかになければ、送出シー１７トへの答えと同
一のエコー信号が生じ、両信号の差は零である。対象物
のなかの動かされた境界面は、運動が速いほど大きい相
違に通ずる。すなわち差信号は直線的に周波数重み付け
された（微分された）ドツプラー信号である。
ディジタル化は、差信号が必要とするビット深さでのみ
行われる。はるかに大きいワード幅を必要とする不動タ
ーゲットエコーは最初に過制御された差信号の多重の加
算により徐々に取得される。
アナログへの逆変換は可能である。なぜならば、ＤＡ変
換器はＡＤ変換器よりも容易に実現され得るからである
。
第５図のブロック回路図では上述の過程は下記のように
現れる。減算器２からのアナログ差信号が８ビツトのＡ
Ｄ変換器により変換され、また１６ビツトの加算器１６
を介してメモリ２０のなかに書込まれる。メモリ２０が
最初に空であれば、負帰還経路２７を経て加算器１６に
値零のみが供給され、従ってＡＤ変換器１０の出力信号
がオリジナルに書込まれる。減算器２は同じく最初は値
零のみを差し引くので、ＡＤ変換器１０は第１のステッ
プで完全な不動ターゲットエコーのみを受ける。この不
動ターゲットエコーは運動ターゲットエコーよりもはる
かに強いので、ＡＤ変換Ｂ１０は過制御ｎされる。従っ
て、非常にしばしば８ピントワードの最大値がＬＳＢ値
としてメモリ２０のなかに書込まれる。この過程は、差
信号が大きい信号振幅に対しても、ＡＤ変換器１０がも
はや過制御されないように、小さくなるまで繰り返され
る。その時からこの変換器１０の出力信号はディジタル
形式の微分されかつパルス化されたト′ツブラー信号で
ある。破線３４はアナログ部とディジタル部との間の境
界を示す。
第５図の従来技術による方法では変換器アレーの１つの
和信号に応用されたが、本発明により１つの電子的アレ
ー扇形スキャナの各受信チャネルに、すなわちアレーの
各要素変換器の遅延されない信号にこのようなシステム
が対応付けられる。
第１図は本発明の実施例を示すもので、同一の機能群は
第５図と同一の参照符号を付されている。
減算器２のアナログ入力端４にはいまもはや和信号では
なくアレーの要素変換器の遅延されない信号が、場合に
よっては１つの深さ補償増幅器を介して、供給されてい
る。減算器２の出力端６は−方では切換スイッチ３６を
介してＡＤ＊換器１゜の入力端８と接続されている。他
方において出力端６は増幅器４０の入力端３８と接続さ
れており、また切換スイッチ３６を介して入力端８と接
続されている。増幅器４０はｖ−６４の増幅率を有する
。増幅器４０は切換スイッチ３６と結びｌすいて切換可
能な増幅率、ここでは選択可能な増幅率Ｖ−ｉおよびｖ
−６４を有する増幅器を形成する。
ＡＤ変換器はアナログ信号を３０ＭＨｚのサンプリング
レートでディジタル８ビツト信号に変換する。ＡＤ変換
器の出力端１２はいま１つの切換スイツチ４２を介して
加算器１６と接続されている。
ここで加算器１６は１４ビツト加算器である。切換スイ
ッチ４２は一方では入力端１５を介して８つの“最上位
ビット（８ＭＳＢ）”への、また他方では入力端１４を
介して加Ｘ′器１６の６つの“最下位ピッ）　（６ＬＳ
Ｂ）″への８ビツトワードの供給を許す。
メモリ２０はここで１４ビット長さを有する４００ワー
ドの容量を有し、また“先入れ一先出しくＦＩＦＯ）”
の原理で編成されている。出力端２２はｉ還経路２７を
介して加算器１６の入力端２８と接続されている。ＡＤ
変換器２６の出力端３０は減算器の入力端３２と接続さ
れている。
その後の信号処理のためにＡＤ変換器１０の出力端】２
は信号メモリ４６の入力端４４と接続されている。ディ
ジタル化されたドツプラー差信号はメモリ４６のなかに
３０ＭＨ２のサンプリングレートにおいて８ピント長さ
を有する例えば１０００ワードの長さにわたり記憶され
、また揺動および焦点合わせの必要に応じて遅延される
。３０ＭＨｚのサンプリングレートでは相応して最大３
３μｓの遅延が揺動に対して達成される。信号は同じ＜
３０ＭＨｚで読出され、また出力端４８を介して直線内
挿器５２の入力端５０に供給される。
直線内挿は見掛は上、サンプリングレートを２倍にする
ので、確実に７ＭＨｚの中心周波数も意のままにされる
。
図示されていない後続の回路のなかで１１動角度および
（または）焦点位置に相応して遅延されたすべてのチャ
ネルのディジタル信号は加え合わされ、また和信号とし
て焦点合わせされ受信された高周波のドツプラー信号を
形成する。これに、直角変調を中間接続して、またはし
ないで、不動ターゲットエコー抑制のための回路の伝達
係数の周波数依存性を補償する別の櫛型フィルタ（図示
せず）が続いていてよい、いま周波数依存性のない高域
通過フィルタされたドツプラー信号がその後の処理のた
めに得られる。運動ターゲットエコーのこの形式の広帯
域の分離の後に典型的な仕方で信号マスキング（レンジ
ゲート）による深さ範囲の形成が続く。
不動ターゲットエコーを同一の信号処理により１つのＢ
像に対してもとらえ得るように、いま減ｒｊｉ姦２とＡ
Ｄ変換１１０との間に切換スイッチ３６を有する増幅器
４０が配置されている。第１のシッソトのエコー信号の
受信の際には予増幅なしに、すなわち直接に信号がディ
ジタル化され、従ってＡＤ変換器１０は過制御されてい
ない。こうして（３号メモリ４６のなかに純粋な不動タ
ーゲットエコーが得られ、また１つのＢ像を構成するた
め、まさに上記のように、遅延により電子的に揺動かつ
焦点合わせし得る。すなわち信号メモリ４６のなかに像
信号（不動ターゲットエコー）もドツプラー差信号も記
憶可能である。像信号は第１の送出パルスまたはシッッ
トの後に信号メモリ４６のなかに得られ、他方において
ドツプラー差信号はその後のショットの後に信号メモリ
４６のなかに同一のターゲット領域に得られる。像信号
のその後の処理は相応に、たとえば米国特許第４３７３
３９５号（−ドイツ連邦共和国特許出願公開第２９４２
０４９号）明細書に記載されているように行われる。
第５図による回路の動作の仕方と相違して、このディジ
タル不動ターゲットエコーはいま正しいボジシゴンで切
換スイッチ４２を介して加算器】６の８　Ｍ　Ｓ　Ｂ入
力端１５に与えられる。こうして既に第１のシ式ットの
後に８ビツトの精度で記憶されたエコー信号が差形成の
ためＧこ減算器２に与えられ得る。それは最初に加算に
より得られなくてよい、それによって、特に１つのドツ
プラー像（フローイメージング）が形成されるべきとき
にはいずれにせよ乏しい時間が節減される。その際に、
たといはるかに大きい数が望ましいとしても、時間的理
由から走査方向あたり５ないし１０シツツトよりも多い
ショットは許容され得ない、ここで８ビツトＡＤ変換器
１０の使用の際には１４ビツトＡＤ変換器１０による理
想に比較して第５図による回路の動作の仕方の際の複数
のショットにくらべてビーム方向あたりただ１つのショ
ットが失われる。第１のドツプラー信号が８ビツトＡＤ
変換器１０の使用の際には第３のシッントの後に得られ
る。第２のシぢット以降はＡＤ変換器１０は前１増輔器
４０を介して切換スイッチ３６と結び付いて駆動される
。メモリ２０は１４ビツトのエコー表示の精度を許すの
で、最初の８ビツトになお別の６ビツトを加算する必要
がある。それに応じて増幅器４０はＶ−２”−２ｈ−６
４の増幅率を得るし、またＡＤ変換ａＩＯの６ビツトワ
ードは切換スイッチ４２によりｎ−６ピント位置だけ″
最下位ビット”の方向にシフトされ、またメモリ２０の
内容に加算される。
第２図には、第１図中のＤＡ変換器２６よりも小さいビ
ット幅の２つのＤＡ変換器ですまずことができる１つの
実施例が示されている。それにより３０ＭＨｚのサンプ
リングレートにおいてたとえば】４ピントの大きいビッ
ト幅の高価な高速のＤＡ変換器２６が２つの比較的安価
なりＡ変換器５６および５８により置換される。さらに
１つの誤差補正回路が設けられている。同一の機能ユニ
ットには第１図および第５図中と同一の参照符号が付さ
れている。
ここでは第１図中のＤＡ変換器２６は６　Ｌ　Ｓ　Ｂに
対する１つのＤＡ変換器５６および８Ｍ５Ｂに対スる１
つのＤＡ変換器５８に分割されている。
同じく第１図中の帰還経路２７は正しいボジシぢンで加
算器１６と接続されている１つの６ビツト帰還経路６０
および１つの８ビツト帰還経路６２に分割されている。
ＤＡ変換器５Ｇの出力端における信号は減衰器回路６４
を介してアナログ加算器６８の入力端６６に供給されて
いる。減衰器回路６４は信号の振幅を係数ｌ／６４だけ
減する。
第２のＤＡ変換器５８の出力端は加算器６８の他方の入
力端７０に供給されている。１つの低域通過フィルタ７
２を介して和信号が減算器２の反転入力端３２に供給さ
れる。非反転入力端４の前には同−形成の低域通過フィ
ルタ７４が接続されている。低域通過フィルタの機能は
後で説明される。
以下で説明される誤差補正回路は両ＤＡ変換器５８およ
び５９の非直線性をも補償すべきである。
書込み一読出しメモリ７６がそのアドレス入力端７日で
メモリ２０の８Ｍ５Ｂ出力端と接続されている。書込み
一読出しメモリ７６の書込み入力端７９はＡＤ変換器１
０の出力端と接続されており、また続出し出力端８０は
別の減算器８４の反転入力端８２と接続されている。減
算器８４はその入力端８６でＡＤ変換器１０のディジタ
ル出力端と、またその出力端８８でメモリ入力端４４と
接続されている。出力＃５８日は過制御指示装置９０と
も接続されている。
変換器５日が１４ビツトに対してまさに十分な直線性を
有するならば、また加Ｘ器６８のなかでのアナログ加算
が誤差なしに行われるならば、２つのＤＡ変換器５６お
よび５８への１４ビツトの分割は問題ない、しかし、実
際には、これらの理想的条件が与えられていないことか
ら出発される。
この場合、書込み一読出しメモリ７６および減算器８４
が設けられている。書込み一読出しメモリ７Ｇには、先
行の信号を減算器２に供給する枝路内のすべての構成部
分の誤差を補償する補正値が記憶される。この枝路はこ
こでは変換器５６および５８、減衰器６４、加算器６８
および低域通過フィルタ７２ならびに減算器２から成っ
ている。
これは下記の仕方で行われる。
装置の１つの平衡段階で、たとえば電源スィッチの各ス
イッチオンの後に、１つの検査（８号が１つの直線ラン
プ関数の形態で、最大検出可能な（１へに到達しまたは
それを上回るアナログ電圧として低域通過フィルタ７４
を介して入力端４に与えられる。この電圧は、Ａ、Ｄ変
ｔａｉｓ１０の３３１尺された変換速度ですべての２５
６の２進値が少なくとも１回生ずるような速さでのみ上
昇する。メモリ２０は最初に消去される。第１図の説明
の際に第１のシゴットに対して説明されているように、
８Ｍ５Ｂが書込まれる。同一の検査信号が第２回目に与
えられ、いま増幅器４０および切換スイッチ３６を介し
てＡＤ変換器１０に供給される。こうして得られたディ
ジタル値はＬＳＢとして先に記憶されたワード列に加え
られる。その際に同一のアナログ電圧に対して互いに付
属のメモリワードが顧慮される。いまメモリ２０は１４
ピントで表される検査信号を含んでいる。
検査信号との新たな比較は、もし誤差が生じていないな
らば、偏差零を示す、しかし、実際には上記の帰還枝路
のなかに存在する誤差、すなわちたとえば変換器５８の
直線性誤差がＡＤ変換器１０の零ではない１つの出力信
号に通ずる。この偏差はいまメモリ７６のなかに記憶さ
れる。メモリ７６に対するアドレスとして解釈されるメ
モリ２０の各出力値に、ＡＤ変換器１０の出力端におけ
る偏差値が読込まれる。正常作動中は、こうして記憶さ
れた偏差値は、ドツプラー信号としてメモリ４６のなか
に記憶が行われる前に、ＡＤｉ換器１０の各変換された
値からメモリ２０の８Ｍ５Ｂに関係して減算器８４によ
り差し引かれる。それによって安価なりＡ変換器５６お
よび５８も使用され得る。しかし、補正は振幅に関係し
てのみ行われる。ＤＡ変換器５６および５８のクロック
周波数および切換信号が擾乱として現れないように、同
一形式の＃、域通過フィルタ７２および７４をＡＤ変換
前に、または０アンチ−エイリアシングフィルタ“とし
て使用する必要がある。
第２図を変形した１つの回路が第３図に示されている。
第２図の回路との相違点は、減算器８４の出力端８８が
１つの常時開路接点を有する第１のスイッチ９２を介し
て切換スイッチ４２の入力端と接続されていることであ
る。さらにＡＤ変換器１０の出力端と切換スイッチ４２
の入力端との間に１つの常時閉路接点を有する第２のス
イッチ９４が挿入されている。スイッチ９２および９４
は同時に、破線９５により示されているように、第２の
シッントの後に駆動される。このことは、メモリ２０が
補正された値の整定状態で減算器８４から直接ではなく
ＡＤ変換器１０の出力信号を書込まれることを意味する
。それにより、１つの正確な１４ビツト値がメモリ２０
のなかに存在することが達成される。
第４図による１つの別の変形例では減算器８４がメモリ
２０とＡＤ変換器５６との間の接続導線のなかに位置し
ている。正入力端８６はメモリ２０の６ＬＳＢ出力端と
、また出力端８８はＤＡ変換器５６の入力端と接続され
ている。第３図による回路中の第２のシゴットの後の切
換の際と同じ効果がこうして切換なしに達成される。
過制御指示装置９０は、無歪みで変換を行い得るために
は、信号変化がたとえば運動アーティファクトにより過
大である場合を信号する。この情報はたとえば、ドツプ
ラー信号を無効として識別または排除するために利用さ
れ得る。
超音波礒像およびドツプラー装置の提案された組み合わ
せでは、ドツプラー信号処理回路に対して像システムの
焦点合わせおよびスキャンのためのすべての制御が変更
なしで共用され得る。１つのアナログのドツプラ一部分
を使用する場合には、上記の共用はできない、さらに、
！ｌ案された組み合わせは検査場で少数の平衡過程のみ
を必要とし、その費用は完全なアナログの組み合わせの
場合よりも小さい、それは検査場、サービスおよびユー
ザーに対する自己診断の組み込みにも適している。
【図面の簡単な説明】
第１図は１つの１４ビツトＤＡ変換器を有する１つの組
み合わされた超音波撮像およびドツプラー装置のディジ
タル入力部の回路図、第２図は１つの８ヒ゛ツトＤＡ変
換器および１つの６ヒ′ントＤＡ変換器を有し、また誤
差補正回路を有する１つの組み合わされた超音波撮像お
よびドツプラー装置のディジタル入力部の回路図、第３
図は誤差補正回路の第１の変形例を有する第２図による
ディジタル入力部分の回路図、第４図は誤差補正回路の
第１の変形例を有する第２図によるディジタル入力部分
の回路図、第５図は従来の技術による不動ターゲットエ
コーの抑制のための基本原理を示す図である。 ２・・・減算器 １０・・・アナログ−ディジタル変換器１６・・・加算
器 ２０・・・メモリ ２６・・・ディジタル−アナログ変換器２７・・・帰還
経路 ３６・・・切換スイッチ ４０・・・増幅器 ４２・・・切換スイッチ ４６・・・信号メモリ ５２・・・内挿器 ５６．５日・・・ディジタル−アナログ変換器６０．６
２・・・帰還経路 ６４・・・減衰回路 ６８・・・アナログ加算器 ７２．７４・・・低域通過フィルタ ７６・・・書込み一読出しメモリ ８４・・・減算器 ９０・・・過制御指示装置 ９２．９４・・・スイッチ

Claims (1)

  1. 【特許請求の範囲】 １）１つの変換器アレーのそれぞれ１つの要素変換器に
    対応付けられている複数個の互いに等しいチャネルを有
    する第１の画像形成用の信号処理回路を含み、各チャネ
    ル内に１つのアナログ−ディジタル変換器（１０）が配
    置されている超音波装置のディジタル入力部において、
    アナログ−ディジタル変換器（１０）の出力端（１２）
    がそれぞれ運動ターゲットエコーからのドップラー信号
    の取得のための第２の信号処理回路と接続されており、
    不動ターゲット抑制のためのドップラー信号処理回路の
    部分が同じく個別チャネル内に配置されていることを特
    徴とする超音波装置のディジタル入力部。 ２）個別チャネル内に配置されており画像形成およびド
    ップラー信号用に共通の信号処理回路がアナログ−ディ
    ジタル変換器（１０）の前に、同一のターゲット領域内
    で複数の送信パルスが相続く際に瞬時のエコー信号から
    先行の超音波パルスのエコー信号を正しい時点に減算す
    る減算器（２）と、それに続く切換可能な増幅率を有す
    る増幅器（３６、４０）とを含んでおり、不動ターゲッ
    ト抑制のためのドップラー信号処理回路がアナログ−デ
    ィジタル変換器（１０）の後に、増幅器（３６、４０）
    の選択された増幅率に関係してアナログ−ディジタル変
    換器（１０）の個々のビットを異なって重み付けして加
    算器（１６）にその後の信号処理のために供給する切換
    スイッチ（４２）を有することを特徴とする請求項１記
    載の入力部。 ３）ドップラー信号処理回路がさらにメモリ（２０）お
    よびディジタル−アナログ変換器（２６）を含んでおり
    、加算器の出力端がメモリ（２０）の入力端（１８）と
    接続されており、メモリ（２０）の出力端（２２）が加
    算器（１６）の他方の入力端（２８）およびディジタル
    −アナログ変換器（２６）の入力端（２４）と接続され
    ており、またディジタル−アナログ変換器（２６）の出
    力端（３０）が減算器（２）の他方の入力端と接続され
    ており、減算器（２）の入力端（４）が要素変換器の１
    つと接続可能であることを特徴とする請求項２記載の入
    力部。 ４）アナログ−ディジタル変換器（１０）の出力端（１
    ２）が切換スイッチ（４２）を介して、増幅器（３６、
    ４０）の低い増幅の際には加算器（１６）の一方の入力
    端の最上位のビット入力端（１５）と、また高い増幅の
    際にはより下位のビット入力端（１４）と接続されてお
    り、また高い増幅率が係数２＾ｍ（ｎはシフトされるビ
    ットの数）だけ低い増幅率よりも高いことを特徴とする
    請求項２または３記載の入力部。 ５）ディジタル−アナログ変換器（２６）がより小さい
    ビット幅の２つのディジタル−アナログ変換器（５６、
    ５８）により置換されており、新しいディジタル−アナ
    ログ変換器（５６、５８）のビット幅の和が元のディジ
    タル−アナログ変換器（２６）のビット幅に等しく、新
    しいディジタル−アナログ変換器（５６、５８）の出力
    端がアナログ加算器（６８）の入力端（６０、７０）と
    接続されており、最下位のビットに対するディジタル−
    アナログ変換器（５６）の出力端が減弱器（６４）を介
    してアナログ加算器（６８）の一方の入力端（６６）と
    接続されており、またアナログ加算器（６８）の出力端
    が低域通過フィルタ（７２）を介して減算器（２）の他
    方の入力端と接続されており、要素変換器と接続可能な
    入力端（４）の前に同じく別の低域通過フィルタ（７４
    ）が接続されていることを特徴とする請求項３または４
    記載の入力部。 ６）第２のメモリ（７６）が設けられており、そのなか
    に、２つの平衡ステップを含む１つの平衡段階の後に、
    先行の信号を減算器（２）に供給する負帰還枝路内のア
    ナログ構成部分（６４、６８、７２、２）およびディジ
    タル−アナログ変換器（５６、６８）の振幅誤差を補償
    すべき補正値が記憶されており、平衡段階で１つの検査
    信号から第１の平衡ステップで得られた信号と同一の検
    査信号から第２の平衡ステップで得られた信号との差が
    補正値として第２のメモリ（７６）のなかに記憶される
    ことを特徴とする請求項１ないし５の１つに記載の入力
    部。 ７）検査信号が１つの直線ランプ関数であり、その傾斜
    が、アナログ−ディジタル変換器（１０）の選択された
    変換レートにおいてすべての２進値が少なくとも１回生
    ずるように選定されていることを特徴とする請求項６記
    載の入力部。 ８）第２のメモリ（７６）のアドレス入力端（７８）が
    メモリ（２０）の出力端の最上位のビットと接続されて
    おり、第２のメモリ（７６）の書込み入力端（７９）が
    アナログ−ディジタル変換器（１０）の出力端（１２）
    と接続されており、第２のメモリ（７６）の読出し出力
    端（８０）が別の減算器（８４）の入力端（８２）と接
    続されており、前記別の減算器（８４）の第２の入力端
    （８６）はアナログ−ディジタル変換器（１０）の出力
    端と、また前記別の減算器（８４）の出力端（８８）は
    第１の信号処理回路と接続されていることを特徴とする
    請求項６または７記載の入力部。 ９）第２の減算器（８４）の出力端（８８）を切換スイ
    ッチ（４２）の入力端と接続する第１のスイッチ（９２
    ）が設けられており、アナログ−ディジタル変換器（１
    ０）の出力端を第１のスイッチ（９２）の作動と同時に
    切換スイッチ（４２）の入力端から切り離す第２のスイ
    ッチ（９４）が設けられていることを特徴とする請求項
    ８記載の入力部。 １０）無歪みで変換され得るために信号変化が過大であ
    ることを指示する過制御指示装置（９０）が第１の信号
    処理回路の入力端と接続されていることを特徴とする請
    求項１ないし９の１つに記載の入力部。 １１）第１の信号処理回路が像信号のほかにディジタル
    化されたドップラー差信号も記憶し得る信号メモリ（４
    ６）を含んでおり、ドップラー差信号も揺動および焦点
    合わせの必要に相応して遅延可能であることを特徴とす
    る請求項１ないし１０の１つに記載の入力部。 １２）像信号およびドップラー差信号が次々と信号メモ
    リ（４６）のなかに記憶されることを特徴とする請求項
    １１記載の入力部。
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