JPH02143363A - マルチプロセッサ装置における共通メモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数個のプロセッサを使用するマルチプロセッサ装置に
おいて、マスタプロセッサとスレーブプロセッサとによ
って共用される共通メモリの制でｎ方式に関し、 スレーブプロセッサのための専用メモリを設けることな
く、各プロセッサから共通メモリへのアクセス要求が競
合した場合にもスレーブプロセッサによる短時間肉処理
を行うことを目的とし、マスタプロセッサと、スレーブ
プロセッサと、前記マスタプロセッサとバスにより接続
されたマスクメモリと、前記マスタプロセッサ及び前記
スレーププロセッサとバスにより接続され前記スレーブ
プロセッサのプログラムが格納された共通メモリと、前
記共通メモリを制御する共通メモリ制御部と、を有した
マルチブロセ、す装置において、前記マスタプロセッサ
と前記スレーブプロセッサの前記共通メモリとのアクセ
ス優先率を、スレーブプロセッサの動作状態に応じて変
更するようにした、ことを特徴として構成される。

（産業上の利用分野） 本発明は、複数個のプロセッサを使用するマルチプロセ
ッサ装置において、マスタプロセッサとスレーブプロセ
ッサとによって共用される共通メモリの制御方式に関す
る。

近年においては、コンピュータシステムの高速化及び高
性能化にともない、１台の装置に複数個のプロセンサを
使用するマルチプロセッサ方式が多く採り入れられてい
る。マルチプロセッサ方式の装置では、複数個のプロセ
ッサによって共用される共通メモリを通してプロセンサ
相互間のデータ転送が行われているため、データ転送を
効率良く行うための共通メモリ制御方式が要望されてい
る。

〔従来の技術〕

従来よりマルチプロセッサ装置は、マスタプロセッサ、
スレーブプロセッサ、マスクメモリ・ンサのプログラム
が格納されたマスクメモリ、マスタプロセッサ及びスレ
ーブプロセッサとバスにより接続されスレーブプロセッ
サのプログラムが格納された共通メモリ、及び、共通メ
モリを制御する共通メモリ制御部などから構成されてい
る。

このようなマルチプロセッサ装置において、共通メモリ
を通じてプロセッサ相互間のデータ転送を行う場合に、
それぞれのプロセッサから共通メモリに対してアクセス
の要求が行われるため、共通メモリ制御ｎ部はこれらの
アクセス要求に優先順位をつけ、１対１又は１対２など
の固定比率によって調停し、共通メモリのアクセスの制
御を行っていた。

〔発明が解決しようとする課題］ そのため、それぞれのプロセッサから共通メモリへのア
クセス要求が毎回競合するようなワーストケースでは、
各プロセッサの性能が低下するという問題があったゆ 通常、このようなワーストケースは、マスクプロセンサ
から共通メモリへのデータ転送時などにおいて起こるた
め、比較的短時間であり、マスタメモリにプログラムを
持つマスタプロセッサにとってはほとんど影響はない、
しかし、共通メモリにプログラムを持つスレーブメモリ
・ンサにとっては、規定の短時間内に処理を行わなけれ
ばならない通信系の処理などのように、たとえ短時間で
あっても、競合によってスレーブプロセッサの処理速度
が低下することを許容できない場合もあった。

このような場合に、共通メモリ制御部内の調停回路によ
って、アクセス優先権をスレーブ側に一時的に固定する
ことも考えられるが、固定中にマスタプロセッサが１回
でも共通メモリをアクセスしようとすると、調停回路の
固定が解かれるまでマスタプロセッサは待ち状態を続け
るので、今度はマスタプロセッサが動作できなくなると
いった問題が生じる。

このような問題を解決するためには、スレーブプロセッ
サのプログラムを格納するスレーブメモリを別途設ける
とよいが、そうするとスレーブメモリ制御回路も必要と
なり、ハードウェアが複雑になり且つより多くの実装ス
ペースが必要となり、そのためコストが高くなるといっ
た問題が新たに生じることとなる。

本発明は、上述の問題に鑑み、スレーブプロセッサのた
めの専用メモリを設けることなく、各プロセッサから共
通メモリへのアクセス要求が競合した場合にも、スレー
ブプロセッサによる短時間的処理を行うことのできる共
通メモリ制御方式を徒供することを目的としている。

［課題を解決するための手段］ 本発明は、上述の課題を解決するため、第１図に示すよ
うに、マスタプロセッサ２と、スレーブプロセッサ６と
、前記マスタプロセッサ２とバス５により接続されたマ
スクメモリ３と、前記マスタプロセンサ２及び前記スレ
ーブプロセッサ６とバス５，９により接続され前記スレ
ーブプロセッサ６のプログラムが格納された共通メモリ
７と、前記共通メモリ７を制御する共通メモリ制御部８
と、を有したマルチプロセッサ装置１において、前記マ
スタプロセッサ２と前記スレーブプロセッサ６の前記共
通メモリ７とのアクセス優先率を、スレーブプロセッサ
６の動作状態に応じて変更するようにした、ことを特徴
として構成する。

〔作　用］ 共通メモリ制御部８は、マスクプロセンサ２及びスレー
ブプロセッサ６から共通メモリ７のアクセス要求があっ
た場合に、アクセス優先率に応じてそれぞれのアクセス
が行われるように共通メモリ７を制御ｎする。

入出力装置１０からの割り込み要求Ｓ３によって、スレ
ーブプロセッサ６が短時間自処理を行う必要が生じたと
きには、共通メモリ制御部８は、割り込み要求のレベル
などスレーブプロセッサ６の動作状態に応じて、アクセ
ス優先率を変更する。

スレーブプロセッサ６の短時間自処理が終了すると、共
通メモリ制御３′１部８はアクセス優先率を変更前に戻
す。

〔実施例〕

以下、本発明の実施例を図面を参照しつつ説明する。

第１図は、マルチプロセッサ装置１のブロック図である
。

マルチプロセンサ装置１は、マスタプロセッサ２、マス
クプロセンサ２とバス５により接続されたマスタメモリ
３、マスクメモリ３を制７１するマスタメモリ制御部４
、スレーブプロセッサ６、マスタプロセッサ２とスレー
ブプロセッサ６とバス５．９により接続された共通メモ
リ７、共通メモＩ７８を制御ｎする共通メモリ制御部８
、及び、スレーブプロセッサ６の支配下の入出力装置ｌ
Ｏなどから構成されている。

共通メモリ制御部８は、共通メモリ７の読み書きなどを
制御するメモリ制御回路２１、マスタプロセッサ２及び
スレーブプロセッサ６から共通メモリ７へのそれぞれの
アクセス要求Ｓｌ、Ｓ２を受は付けて調停する調停回路
２２、調停回路２２の優先率（アクセス優先率）を変更
するための優先車変更回路２３、及び、スレーブプロセ
ッサ６の状態を監視するスレーブ監視回路２４から構成
されている。

第２図は、調停回路２２及び優先車変更回路２３の詳細
を示す回路図である。

調停回路２２は、マスクメモリ制御部４からのアクセス
要求Ｓｌを後述するマスク要求マスク５１３（ローアク
ティブ）によりマスクしてマスク要求３１４を出力する
アンドゲート３０、マスク要求３１４及びスレーブプロ
セッサ６からのアクセス要求Ｓ２をメモリ制＜８回路２
１からのタイミング信号に同期させて同期マスタ要求Ｓ
１５及び同期スレーブ要求３１９をそれぞれ出力する同
期回路３１．３２、同期マスク要求３１５と共通メモリ
ビジー３２３（ローアクティブ）及び同門スレーブ要求
Ｓ１９の各反転信号とのアンドをとってマスクサービス
要求Ｓ１６を出力するアンドゲート３３、マスクサービ
ス要求Ｓ　］、　６をランチしてマスタサービス中３１
．７を出力するマスク要求ラッチ回路３４、マスクサー
ビス中ＳＩ７がアサート（有効）されているときにアク
セス要求Ｓ１のネゲート（無効）を検出してマスクサー
ビス終了５１Ｂを出力するマスクサイクル制御回路３５
、同期スレーブ要求Ｓ１９と共通メモリビジーＳ２３の
反転信号とのアンドをとってスレーブサービス要求Ｓ２
０を出力するアンドゲート３６、スレーブサービス要求
５２０をラッチしてスレーブサービス中Ｓ２１を出力す
るスレーブ要求ランチ回路３７、スレーブサービス中５
２１がアサートされているときにアクセス要求Ｓ２のネ
ゲートを検出してスレーブサービス終了３２２を出力す
るスレーブサイクル制御回路３８、及び、マスクサ−ビ
ス中３１７とスレーブサービス中３２１とのオアをとっ
て共通メモリビジー５２３を出力するオアゲート３９な
どから構成されている。

優先率変更回路２３は、スレーブ監視回路２４からの信
号に応じた優先率に対応したタイマ初期値ＳＩＯ及びタ
イマイネーブルＳ９を出力する優先率レジスタ回路５１
、タイマ初期値ＳＩＯによってロードされてカウントを
開始しカウントアンプするとマスク５１２をネゲートす
るマスクタイマ回路５３、アクセス要求Ｓ１がネゲート
されていることを確認してマスクイネーブルＳ１１を出
力するマスクアクセス要求監視回路５２、及び、マスク
イネーブルＳｌｌとマスクＳ１２とのナンドをとってマ
スク要求マスクＳＩ３を出力するナントゲート５４など
から構成されている。

次に、上述のように構成されたマルチプロセッサ装置ｌ
の動作について説明する。

まず第４図及び第５図に基づいて、優先率の変更前後に
おける動作状態の相違を概略的に説明する。

第４図は、マスタプロセッサ対スレーブプロセッサの優
先率が１対Ｉである場合の各部の動作状態を示す図、第
５図は、優先率が１対４に変更された場合の各部の動作
状態を示す図である。

第４図において、マスクプロセンサ２からアクセス要求
Ｓ】があると、スレーブプロセッサ６が共通メモリ７を
アクセス中でなく且つアクセス権を持ってこれからアク
セスしようとしている状態でなければ、マスタプロセッ
サ２が共通メモリ７のアクセス権を持ってアクセスする
。

これと逆に、スレーブプロセッサ６からアクセス要求Ｓ
２があると、マスタプロセッサ２が共通メモリ７をアク
セス中でなく且つアクセス権を持ってこれからアクセス
しようとしている状態でなければ、スレーブプロセッサ
６が共通メモリ７のアクセス権を持ってアクセスする。

つまり、一方が共通メモリ７のアクセス要求を出したと
きに、他方が既に共通メモリ７をアクセス中であるか又
はアクセス権を持ってこれからアクセスしようとしてい
る状態である場合には、−方は他方のアクセスが終了す
るのを待ち、終了してからアクセス権を持ってアクセス
を行う。

マスタプロセッサ２は共通メモリ７にプログラムを置い
てないので、マスタプロセッサ２が共通メモリ７をアク
セスするのは、主としてスレーブプロセッサ６との間の
データ転送時のみであるが、スレーブプロセッサ６は共
通メモリ７にプログラムを置いているので、共通メモリ
７を頻繁にアクセスする。

短時間的処理が必要な割り込み要求Ｓ３が発生すると、
スレーブ監視回路２４はこれを検出し、優先率変更回路
２３は、調停回路２２による調停の際の優先率を、割り
込み要求Ｓ３の！！類に応じて予め設定された比率（こ
の例では１対４）に変更する。

第５図において、マスタプロセッサ２は、共通メモリ７
をアクセスしようとする共通メモリサイクルであり、ア
クセス要求３１がアサートされている。

スレーブプロセッサ６も、共通メモリ７をアクセスしよ
うとする共通メモリサイクルであり、アクセス要求Ｓ２
がアサートされている。

しかし、優先率が１対４であるため、マスタプロセッサ
２によるアクセス要求Ｓｌはすぐには受は付けられず、
スレーブプロセッサ６による共通メモリ７のアクセスが
４回行われた後に、マスタプロセッサ２による共通メモ
リ７のアクセスが１回行われる。

このように優先率が変更されると、マスタプロセッサ２
とスレーブプロセッサ６との共通メモリ７のアクセス要
求が毎回競合するようなワーストケースにおいて、マス
タプロセッサ２とスレーブプロセッサ６の共通メモリ７
のアクセス権の比率が１対Ｎとなるように調停される。

上述の例では、Ｎ＝４であり、スレーブプロセッサ６が
連続して共通メモリ７をアクセスする場合には、スレー
ブプロセッサ６が共通メモリ７を４回連続してアクセス
する間に、マスタプロセッサ２は共通メモリ７を１回し
かアクセスできない。

しかし、スレーブプロセッサ６が共通メモリ７を４回連
続してアクセスしない場合には、そのアクセスの隙間に
マスタプロセッサ２によるアクセス要求Ｓ１が受は付け
られ、マスタプロセッサ２による共通メモリ７のアクセ
スが可能となるため、マスタプロセッサ２は、必ずしも
４回に１回の割合でしか共通メモリ７をアクセスできな
い訳ではない。

入出力装置ｌＯからの割り込み要求Ｓ３によるスレーブ
プロセッサ６の処理が終了すると、割り込み要求Ｓ３が
ネゲートされるので、これをスレーブ監視回路２４が検
出し、優先率変更回路２３によって調停回路２２の優先
率を元のＩ対１に戻す。

次に、第３図のタイミング図に基づいて、調停回路２２
及び優先率変更回路２３の動作を詳細に説明する。

第３図は、優先率が割り込み要求Ｓ３によって１対２に
変更された場合の各部のタイミングを示すタイミング図
である。なお、以下における（Ａ）、（Ｂ）・・・など
の記号の後の説明文は、第３図において示された同符号
の近辺のタイミングを説明したものである。

まず、入出力装置１０で割り込み要求Ｓ３が発生すると
、スレーブプロセッサ６及びスレーブ監視回路２４に入
力される。

（Ａ）スレーブ監視回路２４は、割り込み要求Ｓ３によ
って、優先率を１対２とする信号を優先率レジスフ回路
５１に出力し、優先率レジスタ回路５１はタイマイネー
ブルＳ９をアサートシ、１対２の優先率に相当するタイ
マ初期値ＳＩＯをマスクタイマ回路５３にロードする。

同時に、マスクアクセス要求監視回路５２は、アクセス
要求Ｓｌがネゲートされていることを確認してマスクイ
ネーブルＳｌｌをアサートし、マスタプロセッサ２のア
クセス要求Ｓｌのアサ−１・を検出してタイマ制御Ｓ８
によってマスクタイマ回路５３のカウントを開始させる
。

（Ｂ）スレーブプロセッサ６からのアクセス要求Ｓ２は
、同期回路３２でメモリ制御口８２１に同期され同期ス
レーブ要求３１９となる。

共通メモリビジー３２３がアクティブでなければ、つま
り共通メモリ７がサービス中でなければ、スレーブサー
ビス要求３２０がアサートされ、スレーブ要求ラッチ回
路３７によってラッチされ、スレーブサービス中３２１
がアサートされる。スレーブサービス中３２１によって
、共通メモリビジー５２３がアサートされ、スレーブサ
ービス要求Ｓ２０はネゲートされる。

（Ｃ）スレーブプロセッサ６は、その共通メモリサイク
ルが終了するとアクセス要求Ｓ２をネゲートする。これ
をスレーブサイクル制御回路３８によって検出し、スレ
ーブサービス終了３２２をアサートする。これによって
、スレーブプロセッサ６による共通メモリ７の１回のア
クセスは終了する。

（Ｄ）マスクタイマ回路５３がカウントアンプすると、
マスクＳ１２がネゲートされ、これによってマスク要求
マスク５１３がネゲートされ、マスク要求Ｓｌ、！及び
同期マスタ要求５１５がアサートされる。

スレーブプロセ、す６による共通メモリ７のアクセスが
サービス中であれば、つまり共通メモリビジーＳ２３が
アサートされていれば、サービスが終了するまで、つま
り共通メモリビジー３２３がネゲートされるまで待つ、
仮にサービス中でなければ、そのままマスタプロセッサ
１による共通メモリ７へのアクセスがサービスされる。

（Ｅ）スレーブプロセッサ６による共通メモリ７のアク
セスのサービス終了により、つまり共通メモリビジー３
２３のネゲートにより、マスクサービス要求Ｓ１６がア
サートされ、マスタプロセッサ２による共通メモリ７の
アクセスのサービスが開始される。

（Ｆ）マスクプロセンサ２は、その共通メモリサイクル
が終了すると、アクセス要求Ｓｌをネゲートする。これ
をマスクサイクル制御回路３５により検出し、マスクサ
ービス終了ＳｌＢをアサトする。これによって、マスタ
プロセッサ２による共通メモリ７のアクセスは終了する
。

また、アクセス要求Ｓ１のネゲートをマスタアクセス要
求監視回路５２により検出し、マスクタイマ回路５３か
らのマスクＳ１２、すなわちマスタ要求マスク３１３が
アサートされ、再びマスタプロセッサ２からのアクセス
要求Ｓ１はマスクされた状態となる。

スレーブ監視回路２４が割り込み要求Ｓ３のぶゲートを
検出すると、直ちに優先率レジスタ回路５１によってタ
イマイネーブルＳ９をネゲートする。また、マスクアク
セス要求監視回路５２も、マスクイネーブルＳＩＩをネ
ゲートする。

上述のように、スレーブプロセッサ６からのアクセス要
求Ｓ２が連続してあった場合に、スレーブプロセッサ６
による共通メモリ７のアクセスが２回連続して行われ、
その後、マスクプロセンサ２からのアクセス要求Ｓ１が
あった場合には、マスタプロセッサ２による共通メモリ
７のアクセスが１回行われる。

もし、スレーブプロセッサ６からのアクセス要求Ｓ２が
連続してなければ、スレーブプロセッサ６による共通メ
モリ７０１回のアクセスが終了した後に、直ちにマスタ
プロセッサ２からのアクセス要求Ｓ１が受は付けられ、
マスタプロセッサ２による共通メモリ７のアクセスが行
われることとなる。

また、スレーブプロセッサ６からのアクセス要求Ｓ２が
連続してあり、マスタプロセッサ２からのアクセス要求
３１がなければ、スレーブプロセッサ６による共通メモ
リ７のアクセスが何回も連続して行われる。

上述の実施例において、優先率のｒＮ、は、予めハード
ウェアによって設定された何種類かの中から、割り込み
のレベルに合わせて選択するようにしてもよいし、ファ
ームウェアにより任意に変更できるようにしてもよい。

また、スレーブプロセッサ６からもファームウェアによ
って優先率を随時変更できるようにしてもよい。

上述の実施例において、各部及び各回路の構成や信号の
タイミングなどは、上述した以外に種々変更することが
可能である。

〔発明の効果〕

本発明によると、マルチプロセッサ装置においてマスタ
プロセッサとスレーフ゛プロセッサとの間でデータ転送
を行う場合などのように、各プロセッサから共通メモリ
へのアクセス要求が競合した場合にも、装置全体の処理
速度を低下させることなく、スレーブプロセッサによる
短時間的処理を行うことができる。

また、スレーブプロセッサのプログラムを格納するため
の専用メモリ及びその制御回路を設ける必要がないので
、ハードウェアの物量が減少し、実装スペース及びコス
トの面で有利である。

作状態を示す図、 第５図は優先率が１対４に変更された場合の各部の動作
状態を示す図である。

１はマルチプロセッサ装置、 ２はマスタプロセッサ、 ３はマスクメモリ、 ５はバス、 ６はスレーブプロセッサ、 ７は共通メモリ、 ８は共通メモリ制御部、 ９はバスである。

【図面の簡単な説明】

第１図はマルチプロセッサ装置のブロック図、第２図は
調停回路及び優先率変更回路の詳細を示す回路図、 第３図は優先率が１対２に変更された場合の各部のタイ
ミングを示すタイミング図、

Claims (1)

【特許請求の範囲】
1. （１）マスタプロセッサ（２）と、 スレーブプロセッサ（６）と、 前記マスタプロセッサ（２）とバス（５） により接続されたマスタメモリ（３）と、 前記マスタプロセッサ（２）及び前記スレ ーブプロセッサ（６）とバス（５）（９）により接続さ
   れ前記スレーブプロセッサ（６）のプログラムが格納さ
   れた共通メモリ（７）と、 前記共通メモリ（７）を制御する共通メモ リ制御部（８）と、 を有したマルチプロセッサ装置（１）にお いて、 前記マスタプロセッサ（２）と前記スレー ブプロセッサ（６）の前記共通メモリ（７）とのアクセ
   ス優先率を、スレーブプロセッサ（６）の動作状態に応
   じて変更するようにした、 ことを特徴とするマルチプロセッサ装置に おける共通メモリ制御方式。