JPH0457145A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ、ワークステーショ
ン、オフィスコンピュータなどの情報処理装置における
マルチプロセッサシステムに関する。

［従来の技術］ 従来、部品点数を削減し装置を小型化するために周辺機
能を内蔵したプロセッサは公知である。

このようなプロセッサは、例えば、特開昭６３４１９７
０−号公報、特開平１−２９８４５８号公報等に開示さ
れている。

一方、複数のプロセッサを用いて、機能分担または負荷
分担等により性能向上を図るマルチプロセラサシステ１
２も公ケ１１である。マルチプロセッサシステムにおい
ても、前記周辺機能を内蔵したプロセッサを利用すれば
、外付けの周辺機能が不要になり、部品点数を削減でき
るが、すべてのプロセッサに周辺機能を重複して持たせ
ることは、回路規模的にも経済的にも不合理である。そ
こで、周辺機能を持たないプロセッサが周辺機能内蔵プ
ロセッサの周辺機能を共用できるようにすることか望ま
しい。このようなマルチプロセラサシステ１１は特開昭
６０−２３３７５７号公報に開示されている。

この公報記載のマルチプロセッサシステムでは、外部プ
ロセッサからのマスターリフニス１〜信号により周辺機
能内蔵プロセッサの動作が停止され、この動作停止中に
、周辺機能が外部のバスおよび制御ラインに接続されて
外部のプロセッサがアクセスできるようにしている。

［発明が解決しようとする課題］ 一］二足特開昭６０−２３３７５７号公報に記載の従来
マルチプロセッサシステムでは、周辺機能の利用要求か
競合した場合、例えば、周辺機能がＤＭＡコン１ヘロー
ラである場合であって複数のプロセッサが１１０を共有
するような場合について配慮されていない。すなわち、
共有するＴ／○についてのＤＭＡ情報を格納する内部コ
ンＩ−ロールレジスタの内容を強制的に書き換えれば先
行するＤ　Ｍ　Ａ処理を続行不能に中断することとなり
、また、先行するＤＭＡ処理の終ｒを待って内部コン１
へロールレジスタの内容を書き換えるとしても、そのた
めに外部プロセッサはＤＭＡ処理が終了するまで待機し
なければならないという問題があった。

本発明の目的は、このような問題を解決し、プロセッサ
に内蔵されているＤＭＡコン１ヘローラなどの周辺機能
を他のプロセッサに効率良く利用させることができるマ
ルチプロセッサシステムを提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明によるマルチプロセ
ッサシステムは、周辺機能を内蔵した第１のプロセッサ
と、第２のプロセッサとを備え、第２のプロセッサが前
記第１のプロセッサ内蔵の周辺機能を共有して利用可能
なマルチプロセッサシステムにおいて、前記第１および
第２の各プロセッサからアクセスできる場所に、前記周
辺機能のコントロールレジスタに設定する情報を格納す
る第１のレジスタと、前記周辺機能の利用要求であるこ
とを示す割込み要因を設定する第２のレジスタとを設け
、□前記第２のプロセッサは前記周辺機能を利用するた
めに前記第１および第２のレジスタに所定の内容を設定
し、前記第１のプロセッサは前記第２のレジスタの内容
を参照し、該内容に応じて前記第１のレジスタの内容を
前記周辺機能のコントロールレジスタに設定し、前記周
辺機能を動作させるようにしたものである。

このシステムにおいて、好ましくは、前記第１のプロセ
ッサが前記第２のレジスタを参照した結果、前記割込み
要因が前記周辺機能の利用要求であり且つ前記周辺機能
が即座に対応できる状態にある場合、前記第１のプロセ
ッサは前記第１のレジスタの内容を読みだして前記コン
トロールレジスタに書込み、前記割込み要因が１前記周
辺機能の利用要求であり且つ前記第１のプロセッサが即
座に対応できない状態にある場合、前記第」のプロセッ
サは前記第１のレジスタの内容を読みだしてメインメモ
リ上にスタックしておき、前記周辺機能の利用要求に対
応できる状態になったとき前記メインメモリ上にスタッ
クしておいた情報を読みだして前記コントロールレジス
タに書き込む。

前記周辺機能は、例えば、ＤＭＡ　（ダイレフ（−メモ
リアクセス）コン１〜ローラである。

前記周辺機能が即座に対応できる状態にある場合とは、
例えば、前記第１のプロセッサと前記第２のプロセッサ
とか入出力装置を共有していない場合に相当し、前記周
辺機能が即座に対応できない状態にある場合とは、例え
ば、前記第１のプロセッサと第２のプロセッサとが入出
力装置を共有している場合に相当する。

前記第１のプロセッサは、好ましくは、マイクロプログ
ラムの切目ごとに割込みを受付け、前記コン１−ローラ
レジスタへの書込みに関する一連の処理をマイクロプロ
グラムの切目ごとの割込み処理として行なう。

前記システムは、例えば、主記憶装置を共有しない疎結
合方式のマルチプロセッサシステムであり、前記周辺機
能はＤＭＡコントローラであり、前記第りのプロセッサ
から見て前記第２のプロセッサの主記憶装置がアドレス
空間」二人なるアドレスに割り付けられ、前記１）　Ｍ
　Ａコントローラは、前記第２のプロセッサの主記憶装
置についてＤＭＡを行なおうとするとき、前記第２のプ
ロセッサから見た物理アドレスを設定するだけでＤＭＡ
が行なえるように、ＤＭＡアドレスに一定値を加算する
加算手段を有する５ 前記システムは、システムアドレスバスおよびシステム
データバスと、前記第１および第２のプロセッサ間で前
記システムアドレスバスおよびシステムデータバスの使
用権獲得の調停を行なうバスアービタを有し、該パスア
ービタ内に前記第１および第２のレジスタを設けること
ができる。

［作　用］ 本発明では、マルチプロセｙすを構成するそれぞれのプ
ロセッサからアクセスできる場所に、共有する周辺機能
に設定する情報を格納するレジスタおよび共有する周辺
機能利用要求であるという割り込み要因を設定するレジ
スタを設ける。共有する周辺機能を利用したいプロセッ
サは、周辺機能に設定する情報を前記レジスタに書き込
み、同時に割り込み要因をセラ１〜する。その後、割り
込み要求を受けた周辺機能を内蔵したプロセッサは、割
り込み処理中に、その要因が共有する周辺機能利用要求
であることが判明した時点で、内部の周辺機能が即座に
対応できる状態にあるかどうかを判定し、次の処理を行
う。

（１）割り込み要因を設定するレジスタを参照した時点
で、周辺機能が即座に対応できる状態であった場合、周
辺機能を内蔵したプロセッサは、周辺機能に設定する条
件を格納するレジスタからその内容を読み出して、自身
の周辺機能内部のレジスタに書き込む。ここで割り込み
処理が終了し、外部のプロセッサによる周辺機能の起動
増作は整ったことになる。

（２）割り込み要因を設定するレジスタを参照した時点
で、周辺機能が即座に対応できない状態であった場合、
周辺機能を内蔵したプロセッサは、周辺機能に設定する
条１１を格納するレジスタからその内容を読み出して、
メインメモリドにスタックを形成する。ここで割り込み
処理が終了する。そして、周辺機能を内蔵したプロセッ
サは、周辺機能が利用要求に対応できる状態になった時
点で、メインメモリ上にスタックしておいた周辺機能に
設定する条件を読み出して、白身の周辺機能内部のレジ
スタに書き込む。この時点て、外部のプロセッサによる
周辺機能の起動？（０備は整ったことになる。

以上述へた手段では、外部のプロセッサから、共有する
周辺機能に情報を設定することを可能とし、さらに、周
辺機能利用要求が競合した場合でも、順次周辺機能に情
報を設定しつつ、処理を行なって行くことができる。す
なわち、マルチプロセッサシステムにおいて、プロセッ
サに内蔵された周辺機能を他のプロセッサが効率良く利
用することが可能となる。

［実施例］ 以下、本発明の実施例を図面により説明する。

第１図は、本発明の実施例のシステム構成を示したブロ
ック図で、１はＤＭＡコン１−ローラを内蔵した第１の
マイクロプロセッサであるＭＰＵ、２は第２のマイクロ
プロセッサであるＭ　Ｐ　Ｕ、３はハスの使用権を調停
するバスアービタ、４はＭ　Ｉ）　Ｕ　１のメインメモ
リを制御するメモリコントローラ、５はＭ　Ｐ　Ｕ　１
の主記憶装置であるメインメモリ、６はＭＰＵ２の主記
憶装置であってＭＰＵＩから見たローカルメモリ、７は
入出力装置１ 置である■／○、８はＭＰＵＩの内蔵ＤＭＡコンＩ−ロ
ーラ、９はＭＰＵＩの内部アドレスバス、］ＯはＭ　Ｐ
　Ｕ　］の内部データバス、１ｊ、はローカルメモリ６
を制御するメモリコントローラ、１２はＩ）ＭΔに必要
なデータラッチレジスタ、１３はＭＰｌ、Ｊ］、、ＭＰ
Ｕ２からリート／ライＩ〜可能な割り込み要因レジスタ
、１４はラッチ機能付きア１〜レス方向制御Ｉ〜ライバ
、１５はハスをハイインピーダンス状態にすることがで
きる３ステーＩ−双方向１〜ライハ、１６はラッチ機能
付きアドレス方向制御１−ライム、１７はバスをハイイ
ンピーダンス状態にすることができる３ステート双方向
ドライバ、］８はＭＰＵＩのアドレスとデータを多重化
したマルチプレクスバス、］９はシステムア１くレスバ
ス、２０はシステムデータバス、２１はＭ　Ｐ　Ｕ　２
のアドレスバス、２２はＭＰＵ２のデータバス、２３は
バスアービタ３からＭ　Ｐ　Ｕ　ｌに対するバス解放要
求信号（ＲＥＱ信号）、２４はＭ　ＰＵ　、１からハス
アービタ３に対するバス解放信号（ΔＣＫ信″；ｊ）、
２５は八４ＰＩＪ３のマイクロブロクラムの切れ目ごと
に割り込みを要求するマイクロスチール要求信号、２６
はＭＰＵ２からバスアービタ３に対して割り込みを要求
する割り込み要求信号、２７はＭＰＵＩがらメインメモ
リ、パスアービタ３内部のレジスタまたはＩｌｏをアク
セスするためのり一ド／ライト信号、２８はＭＰＵ２か
らバスアービタ３内部のレジスタをアクセスするための
リード／ライト信号、２つはＭＰＵ２からパスアービタ
３に対するハス解放要求信号、３０はパスアービタ３か
らＭＰＵ２に対するバス解放信号、３１はＭＰＵＩおよ
びＭＰＵ２からのｌ１０７に対するアクセス信号を伝え
るＩ１０リード／ライト信号、３２はｌ１０７からのＩ
）　Ｍ　Ａ要求信号（ＤＲＥＱ信号）、３３はｌ１０７
に対するＤＭＡ許可信号（ＤＡＣＫ信号）、３４はバス
アービタ３がらＭＰＵＩ内蔵ＤＭＡコントローラ８に対
する各チャネルごとのＤＭＡ１動信号である。

第３図は、ＭＰＵＩのメインメモリ５Ｊ−に形成するＭ
　Ｐ　Ｔ、Ｊ　２のＤＭＡ制御用のスタックを示したも
のである。

第４図は、ＭＰＵＩ内蔵のＤＭＡコントローラ８の詳細
ブロック図である。同図中、１０１はＤＭＡアドレスレ
ジスタ、１０２ａ、１０２ｂ＝はチャネルごとに転送カ
ウント数、先頭アドレス、ＤＭＡの転送モードなどのＤ
ＭＡに必要な情報を設定するＤＭＡ情報レジスタ、１０
３はＤＭＡ７１−レスレジスタの出力に一定の値を加え
る加算器である。

本実施例では、Ｍ　Ｐ　Ｕ　］とＭＰＵ２が主記憶装置
を共有しない疎結合方式のマルチプロセラサシステ１１
について説明するが、見つけ都合方式のマルチプロセッ
サシステムにも同様に適用することができる。内部にＤ
ＭＡコントローラ８を持つＭＰＵＩは、主記憶装置とし
てメインメモリ５を有し、そのアクセス制御をメモリコ
ントローラ４が行う。一方、第２のプロセッサであるＭ
ＰＵ２は、主記憶装置としてローカルメモリ６を有し、
そのアクセス制御をメモリコントローラ１１が行なう。

第２図に、Ｍ　Ｐ　Ｕ　１およびＭＰＵ２のアドレス割
り付けを示すアドレス空間マツプを示す。

ローカルメモリ６は、ＭＰＵＩから見てアドレス空間上
具なるアドレスに割り付けられている。

バスの調停に関して、システムアドレスバス１９および
システムデータバス２０の使用権は通常ＭＰＵＩが有し
ており、ＭＰＵ２を始めとする他のバスマスタがバス権
を獲得するためには、バスアービタ３に対してバス解放
要求信号（Ｍ　Ｐ　Ｕ　２の場合はバス解放要求信号２
９）をアサートする。バスアービタ３は、ＭＰＵＩに対
してＲＥＱ信号２３でバスの解放を要求し、ＡＣＫ信号
２４によりＭＰＵＩからバスの解放が通知されると、内
部で優先制御を行い、優先順位の高いものから順にバス
使用許可信号（ＭＰＵ２の場合はバス解放信号３０）に
よりバス権を与えるという制御を行う。

ＭＰＵＩおよびＭＰＵ２がＤＭＡを行う場合、ＭＰＵ１
内蔵のＤＭＡコン１〜ローラ８が用いられる。本システ
ムにおけるＤＭＡは、ＤＭＡコントローラ８の内部レジ
スタに転送カラン１へ数、先頭アドレス、ＤＭＡの転送
モードなどのＤＭＡ情報を設定し、ＤＭＡコントローラ
８はマルチプレクスバス１８を介してアドレスのみを出
力するという方式である。

Ｍ　Ｐ　Ｕ　１のソフトウェアがＤＭＡを行なう方法は
次の通りである。

Ｍ　Ｐ　ｔＪ　］は、ます内蔵のＤＭＡコントローラ８
の内部レジスタに、必要なりＭＡ情報を設定する。

その後、ｌ１０７にも■／○アクセス命令により必要な
りＭＡ情報を設定し、続いて、ＤＲＥＱ信号３２による
ＤＭＡ要求を出力させる。これを受けたバスアービタ３
は、ＲＥＱ信号２３によりＭ　Ｉ）　ＴＪ　１に対して
バスの解放を要求する。ＡＣＫ信号２４によりバスの解
放が通知された時点で、バスアービタ３は、ＤＭＡコン
１〜ローラ８に対してＤ　ＭＡ起動信号３４を出力する
とともに、ｌ１０７に対してはＤ　Ａ　ＣＫ信号３３を
出力し、Ｄ　Ｍ　Ａを開始させる。

次に、ＭＰＵ２のラフ１〜ウエアがＤＭＡを行なう方法
を説明する。

まず、ＩｌｏをＭＰＵＩと共有しない場合のＤＭＡ方法
は第５図のフローチャートに示す通りである。最初に、
ＭＰＵ２のソフトウェアが、ｌ１０７にＩ１０アクセス
命令により必要なりＭＡ情報を設定する（Ｓ５１）。ま
た、ＭＰＵＩ内蔵のＤＭＡコントローラ８の内部レジス
タに設定が必要なりＭＡ情報をバスアービタ３内部のレ
ジスタ１２に設定し、Ｍ　Ｐ　ｔＪ　２によるＤＭＡ要
求であるということを割り込み要因レジスタ１３に設定
しておく　（Ｓ５２）。設定が終わるとバスアービタは
、自動的にマイクロスチール要求信号２５によりＭＰＵ
Ｉのマイクロプログラムの切れ目に対して割り込みをか
ける。ＭＰＵＩはマイクロスチールの処理プログラム中
で、パスアービタ３内部のレジスタを参照し、その要因
がＭＰＵＩと共有しないＩｌｏとの間のＤＭＡであると
判断すると、バスアービタ３内部のレジスタからＭ　Ｐ
　Ｕ　２が設定したＤＭＡ情報を読みだして内蔵のＤＭ
Ａコントローラ８の内部レジスタに設定する（Ｓ５３）
。

その後、ＭＰＵＩのソフトウェアがＴ１０アクセス命令
により、■１０７に起動をかけてＤＭＡを開始させる（
Ｓ５４）。このとき、内蔵のＤＭＡコンｌ−ローラ８は
、ＭＰＵ２から見た物理アドレスを設定するだけで、ｌ
ｖｉ　Ｐ　Ｕ　］から見たローカルメモリの領域にＤＭ
Ａ転送を可能とするため、前述のように、加算器１．０
３により、設定されたア１ヘレスに一定値を加算するこ
とかできる構造になっている。

次に、１／○をＭ　Ｉ）　Ｕ　］と共有する場合のＤＭ
Ａ方法は第６図に示す通りである。最初は■／○をＭ　
Ｐ　Ｕ　］と共有しない場合と同様に、Ｍ　Ｐ　Ｕ　２
　ノソフｌ−ウェアが、工１０７にＩ１０アクセス命令
により必要なりＭＡ情報を設定する（Ｓ６１）。また、
Ｍ　Ｐ　Ｕ　１内蔵のＤＭＡコン１−ローラ８の内部レ
ジスタに設定か必要なり　Ｍ　Ａ情＋ｔｊを、バスアー
ビタ内３内部のレジスタ］２に設定し、　Ｍ　ｒ”　ｔ
、Ｊ　２によるｌ）　Ｍ　Ａ要求であるということを割
り込み要因レジスタ１３に設定しておく（Ｓ６２９．設
定か終才〕るとパスアービタ３は、自動的にマイクロス
チール要求（吉−５２５によりＭＰＵ１のマイクロプロ
グラムの切れ目に対して割り込みをかける。Ｍ　Ｐ　Ｌ
Ｊ　］はマイクロスチールの処理プログラム中で、パス
アービタ３内部のレジスタを参照し、その要因がＭＰＵ
Ｉと共有するＩｌｏとの間のＤＭＡであると判断すると
、パスアービタ３内部のレジスタがらＭＰＵ２が設定し
たＤＭＡ情報を読みだしてメインメモリ５」二にスタッ
クする（Ｓ６３）。次に、スタッタ用のポインタを更新
しく５６４）、割り込み要因（ＭＰＴＪ２と共有■／○
との間のＤＭＡ要求）をバスアービタ３内部のレジスタ
１３に設定する（８６５）。

これにより、パスアービタ３は、ＭＰＵＩに対して割り
込み信号２６により割り込み要求を出力する（３６６）
。この割り込み処理プログラム中で、ＭＰＵＩはバスア
ービタ３内部のレジスタを参照しく５６７）、その要因
がＭ　Ｐ　Ｕ　１と共有するＩｌｏとの間のＤＭＡであ
ると判断すると、ＤＭＡコン１−ローラ８がＭＰＵＩ自
身以外のＤ　Ｍ　Ａ要求を受付けられる状態になった時
点で、メインメモ１１Ｊ　５ゴーに形成されたスタック
から、Ｍ　Ｐ　Ｕ　２がハスアービタ３内部のレジスタ
内部に設定したＩ）　Ｍ　Ａ情報を読みだして内蔵のＤ
ＭＡコントローラ８の内部レジスタに設定する。この際
、通常、スタッタはファーストインラスＩ〜アウ１一方
式であるが、ファーストインファースＩ−アウト方式と
してもよい。引き続き、ＭＰＵ１のソフ１へウェアがＩ
１０アクセス命令により、丁１０７に起動をかけてＤ　
Ｍ　Ａを開始させる（Ｓ６８）。なお、処理Ｓ６７て割
込み要因がＤ　Ｍ　Ａ要求でなけれは、その割込み処理
を行なう（Ｓ６９）。

本発明によれば、マルチプロセッサシステムにおいて、
複数のプロセッサのうちにＤ　Ｍ　Ａコン１−ローラを
内蔵したプロセッサを含む場合、そのＤ　Ｍ　Ａコント
ローラを、Ｄ　Ｍ　ＡコンＩ〜ローラヲ内蔵しない他の
プロセッサか不都合なく使用することかできるため、内
蔵周辺機能の利用効率を高めるとともに、処理効率の良
いマルチプロセッサシステムを構築できるという効果が
ある。

Ｊ−記実施例ては■／○を共有する場合、ＤＭＡ情報を
メインメモリにスタックするようにしたが、この代わり
にパスアービタ内のレジスタ１２および１３を複数組有
する構成として、パスアービタ内においてスタックを形
成する方式であってもよい。

［発明の効果］ 本発明によれば、マルチプロセッサシステムにおいて、
周辺機能を内蔵したプロセッサを含む場合、その周辺機
能を他のプロセッサが効率良く使用することがてきるた
め、効率の良いマルチプロセッサシステムを構築できる
。

【図面の簡単な説明】

第１図は、本発明第一の実施例のシステム構成を示すブ
ロック図、第２図は、Ｍ　Ｐ　Ｕ　、１およびＭ　Ｐ　
Ｕ　２のアドレス割り付けを示すア１くレス空間マツプ
、第３図は、ＭＰＵＩのメインメモリ５　Ｊ−に形成す
るＭ　Ｐ　ｒＪ　２のＤＭＡ制御用のスタックを示した
図、第４図は、Ｍ　Ｐ　Ｕ　］内蔵のＤＭＡコン１ヘロ
ーラ８の詳細フロック図、第５図は、Ｍ　Ｉ）　Ｕ　２
が、Ｍ　ＰＵ　１と共有しないＩｌｏとの開でＩ）　Ｍ
　Ａを行う場合のＤＭＡ起動までの一連の手続きのフロ
ーチャート、第６図は、ＭＰＵ２が、ＭＰＵ１と共有す
る■／○との間でＤＭＡを行う場合のＤ　Ｍ　Ａ起動ま
での一連の手続きのフローチャー１−である。 １　第１のマイクロプロセッサであるＭＰＵ、２・第２
のマイクロプロセッサであるＭＰＵ、３ハスアービタ、
４　メモリコントローラ、５メインメモリ、６・・・ロ
ーカルメモリ、７　入出力装置（Ｔ／○）、８・ＭＰＵ
Ｉ内蔵ＤＭＡコン１〜ローラ、９−　Ｍ　Ｐ　Ｕ　１の
内部アドレスバス、１０ＭＰｔＪ］の内部データバス、
１．２　　ＤＭＡ情報データラッチレジスタ、１３・割
り込み要因レジスタ、１４・・ラッチ機能付きアドレス
方向制御ドライバ、１５３ステー１〜双方向ドライバ、
１６ランチ機能付きアドレス方向制御ドライバ、１７３
ステー１〜双方向トライバ、１８　マルチプレクスハス
、１９　システムアドレスバス、２０　システムデータ
バス、２１・ＭＰＵ２のアドレスバス、２２−　Ｍ　Ｐ
Ｕ　２のデータバス、２３ハス解放要求信号（ＲＥＱ信
号）、２４・バス解放信号（ＡＣＫ信号）、２５・・マ
イクロスチール要求信号、２６・・・割り込み要求信号
、２７・・リード／ライト信号、２８・・・リード／ラ
イト信号、２９・バス解放要求信号、３０・・バス解放
信号、３１・・・Ｉ１０リード／ライト信号、３２・　
ＤＭＡ要求信号（ＤＲＥＱ信号）、３３・ＤＭＡ許可侶
号（ＤＡＣＫ信号）、３４・ＤＭＡ起動信号、１０１　
・ＤＭＡアドレスレジスタ、１．０２　ａ　。 １０２ｂ・・ＤＭＡ情報レジスタ、１０３　・加算器。

Claims (1)

1. 【特許請求の範囲】 １、周辺機能を内蔵した第１のプロセッサと、第２のプ
   ロセッサとを備え、第２のプロセッサが前記第１のプロ
   セッサ内蔵の周辺機能を共有して利用可能なマルチプロ
   セッサシステムにおいて、 前記第１および第２の各プロセッサからアクセスできる
   場所に、前記周辺機能のコントロールレジスタに設定す
   る情報を格納する第１のレジスタと、前記周辺機能の利
   用要求であることを示す割込み要因を設定する第２のレ
   ジスタとを設け、 前記第２のプロセッサは前記周辺機能を利用するために
   前記第１および第２のレジスタに所定の内容を設定し、
   前記第１のプロセッサは前記第２のレジスタの内容を参
   照し、該内容に応じて前記第１のレジスタの内容を前記
   周辺機能のコントロールレジスタに設定し、前記周辺機
   能を動作させることを特徴とするマルチプロセッサシス
   テム。 ２、前記第１のプロセッサが前記第２のレジスタを参照
   した結果、前記割込み要因が前記周辺機能の利用要求で
   あり且つ前記周辺機能が即座に対応できる状態にある場
   合、前記第１のプロセッサは前記第１のレジスタの内容
   を読みだして前記コントロールレジスタに書込み、前記
   割込み要因が前記周辺機能の利用要求であり且つ前記第
   １のプロセッサが即座に対応できない状態にある場合、
   前記第１のプロセッサは前記第１のレジスタの内容を読
   みだしてメインメモリ上にスタックしておき、前記周辺
   機能の利用要求に対応できる状態になったとき前記メイ
   ンメモリ上にスタックしておいた情報を読みだして前記
   コントロールレジスタに書き込むことを特徴とするマル
   チプロセッサシステム。 ３、前記周辺機能はＤＭＡ（ダイレクトメモリアクセス
   ）コントローラであることを特徴とする請求項１または
   ２記載のマルチプロセッサシステム。 ４、前記周辺機能が即座に対応できる状態にある場合と
   は、前記第１のプロセッサと前記第２のプロセッサとが
   入出力装置を共有していない場合に相当し、前記周辺機
   能が即座に対応できない状態にある場合とは前記第１の
   プロセッサと第２のプロセッサとが入出力装置を共有し
   ている場合に相当することを特徴とする請求項２記載の
   マルチプロセッサシステム。 ５、前記第１のプロセッサは、マイクロプログラムの切
   目ごとに割込みを受付け、請求項２記載の一連の処理を
   マイクロプログラムの切目ごとの割込み処理として行な
   うことを特徴とするマルチプロセッサシステム。 ６、前記システムは主記憶装置を共有しない疎結合方式
   のマルチプロセッサシステムであり、前記周辺機能はＤ
   ＭＡコントローラであり、前記第１のプロセッサから見
   て前記第２のプロセッサの主記憶装置がアドレス空間上
   異なるアドレスに割り付けられ、前記ＤＭＡコントロー
   ラは、前記第２のプロセッサの主記憶装置についてＤＭ
   Ａを行なおうとするとき、前記第２のプロセッサから見
   た物理アドレスを設定するだけでＤＭＡが行なえるよう
   に、ＤＭＡアドレスに一定値を加算する加算手段を有す
   ることを特徴とする請求項１記載のマルチプロセッサシ
   ステム。 ７、システムアドレスバスおよびシステムデータバスと
   、前記第１および第２のプロセッサ間で前記システムア
   ドレスバスおよびシステムデータバスの使用権獲得の調
   停を行なうバスアービタを有し、該バスアービタ内に前
   記第１および第２のレジスタを設けたことを特徴とする
   請求項１記載のマルチプロセッサシステム。