JPH02143464A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH02143464A JPH02143464A JP63296859A JP29685988A JPH02143464A JP H02143464 A JPH02143464 A JP H02143464A JP 63296859 A JP63296859 A JP 63296859A JP 29685988 A JP29685988 A JP 29685988A JP H02143464 A JPH02143464 A JP H02143464A
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- mask
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性メモリの製造方法に関し、特に、Ｅ
Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ ＭｅＩＩｌｏｒ
ｙ）の製造に適用して好適なものである。
Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ ＭｅＩＩｌｏｒ
ｙ）の製造に適用して好適なものである。
本発明は、島状のフローティングゲートの上にコントロ
ールゲートが積層された構造の複数のメモリセルを有す
る不揮発性メモリの製造方法において、フローティング
ゲートとフィールド酸化膜とを自己整合的に形成する。
ールゲートが積層された構造の複数のメモリセルを有す
る不揮発性メモリの製造方法において、フローティング
ゲートとフィールド酸化膜とを自己整合的に形成する。
ソース領域及びドレイン領域は、フローティングゲート
に対して自己整合的に形成することができる。これらの
ソース領域及びドレイン領域は、フィールド酸化膜の下
に埋め込んでもよい。本発明によれば、メモリセルの高
集積密度化を図ることができる。
に対して自己整合的に形成することができる。これらの
ソース領域及びドレイン領域は、フィールド酸化膜の下
に埋め込んでもよい。本発明によれば、メモリセルの高
集積密度化を図ることができる。
従来、第１９図に示すような紫外線消去型ＥＦＲＯＭが
知られている。第１９図に示すように、この従来のＥＦ
ＲＯＭにおいては、ｐ型シリコン（Ｓｔ）基板のような
半導体基板１０１の表面にＳｉＯ□膜のようなフィール
ド酸化膜１０２が選択的に形成され、これによって素子
間分離が行われている。このフィールド酸化膜１０２の
下には、例えばｐ゛型のチャネルストップ領域１０３が
形成されている。また、このフィールド酸化膜１０２で
囲まれた活性領域の表面にはＳｉｎ、膜のようなゲート
絶縁膜１０４が形成され、このゲート絶縁膜１０４の上
に島状のフローティングゲートＦＣが形成されている。
知られている。第１９図に示すように、この従来のＥＦ
ＲＯＭにおいては、ｐ型シリコン（Ｓｔ）基板のような
半導体基板１０１の表面にＳｉＯ□膜のようなフィール
ド酸化膜１０２が選択的に形成され、これによって素子
間分離が行われている。このフィールド酸化膜１０２の
下には、例えばｐ゛型のチャネルストップ領域１０３が
形成されている。また、このフィールド酸化膜１０２で
囲まれた活性領域の表面にはＳｉｎ、膜のようなゲート
絶縁膜１０４が形成され、このゲート絶縁膜１０４の上
に島状のフローティングゲートＦＣが形成されている。
このフローティングゲートＦＧＯ上にはＳｉｎ、膜のよ
うな層間絶縁膜１０５が形成され、この眉間絶縁膜１０
５の上にコントロールゲートＣＧが形成されている。一
方、上記活性領域中太は、フローティングゲートＦＧの
両側部に対応する部分にそれぞれｎ゛型のソース領域及
びドレイン領域（図示せず）が形成されている。
うな層間絶縁膜１０５が形成され、この眉間絶縁膜１０
５の上にコントロールゲートＣＧが形成されている。一
方、上記活性領域中太は、フローティングゲートＦＧの
両側部に対応する部分にそれぞれｎ゛型のソース領域及
びドレイン領域（図示せず）が形成されている。
なお、フィールド酸化膜の下にソース領域及びドレイン
領域を埋め込むことにより、メモリセルの高集積密度化
を図ったＥＦＲＯＭが提案されている（日経エレクトロ
ニクス、１９８８年４月４日号、 ｎｏ、４４４． ｐ
ｐ、１５１−１５７）。
領域を埋め込むことにより、メモリセルの高集積密度化
を図ったＥＦＲＯＭが提案されている（日経エレクトロ
ニクス、１９８８年４月４日号、 ｎｏ、４４４． ｐ
ｐ、１５１−１５７）。
上述の第１９図に示す従来のＥＦＲＯＭにおいては、フ
ローティングゲートＦＧとフィールド酸化膜１０２とが
自己整合的に形成されていないため、これらのフローテ
ィングゲートＦＣ及びフィールド酸化膜１０２の間に長
さａだけ重なりが発生し、これがメモリセルの高集積密
度化を図る上での障害となっていた。
ローティングゲートＦＧとフィールド酸化膜１０２とが
自己整合的に形成されていないため、これらのフローテ
ィングゲートＦＣ及びフィールド酸化膜１０２の間に長
さａだけ重なりが発生し、これがメモリセルの高集積密
度化を図る上での障害となっていた。
従って本発明の目的は、メモリセルの高集積密度化を図
ることができる不揮発性メモリの製造方法を提供するこ
とにある。
ることができる不揮発性メモリの製造方法を提供するこ
とにある。
本発明の他の目的は、狭チャネル効果の防止を図ること
ができる不連発性メモリの製造方法を提供することにあ
る。
ができる不連発性メモリの製造方法を提供することにあ
る。
〔課題を解決するための手段］
上記目的を達成するため、本発明の第１の発明は、島状
のフローティングゲート（ＦＣ）の上に第１の方向に延
在するコントロールゲート（ＣＧ）が積層された構造の
複数のメモリセルを有する不運発性メモリの製造方法に
おいて、その上に耐酸化膜（１０）が形成された島状の
フローティングゲート（ＦＧ）を形成する工程と、島状
のフローティングゲート（ＦＣ）を覆い、かつ第２の方
向に延在する第１のマスク（１３）を形成し、この第１
のマスク（１３）を用いてソースｅｌ域（６）及びドレ
イン領域（７）形成用のイオン注入を行う工程と、島状
のフローティングゲート（ＦＣ）を覆い、かつ第１の方
向に延在する第２のマスク（１５）を形成し、この第２
のマスク（１５）を用いてチャネルストップ領域（３）
形成用のイオン注入を行う工程と、耐酸化膜（１０）を
酸化マスフとして選択酸化を行う工程と、島状のフロー
ティングゲート（ＦＣ）の上に絶縁膜（５）を介してコ
ントロールゲート（ＣＧ）を形成する工程とを具備する
。
のフローティングゲート（ＦＣ）の上に第１の方向に延
在するコントロールゲート（ＣＧ）が積層された構造の
複数のメモリセルを有する不運発性メモリの製造方法に
おいて、その上に耐酸化膜（１０）が形成された島状の
フローティングゲート（ＦＧ）を形成する工程と、島状
のフローティングゲート（ＦＣ）を覆い、かつ第２の方
向に延在する第１のマスク（１３）を形成し、この第１
のマスク（１３）を用いてソースｅｌ域（６）及びドレ
イン領域（７）形成用のイオン注入を行う工程と、島状
のフローティングゲート（ＦＣ）を覆い、かつ第１の方
向に延在する第２のマスク（１５）を形成し、この第２
のマスク（１５）を用いてチャネルストップ領域（３）
形成用のイオン注入を行う工程と、耐酸化膜（１０）を
酸化マスフとして選択酸化を行う工程と、島状のフロー
ティングゲート（ＦＣ）の上に絶縁膜（５）を介してコ
ントロールゲート（ＣＧ）を形成する工程とを具備する
。
本発明の第２の発明は、冒頭で述べた不揮発性メモリの
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲート（ＦＣ）を形成する工程と、耐酸化膜（１
０）及びストライプ状のフローティングゲート（ＦＧ）
をマスクとしてチャネルストップ領域（３）形成用のイ
オン注入を行う工程と、耐酸化膜（１０）を酸化マスク
として選択酸化を行う工程と、コントロールゲート（Ｃ
Ｇ）を形成する工程と、コントロールゲ−） （ＣＧ）
をマスクとしてストライプ状のフローティングゲー）
（ＦＣ）をエツチングすることにより島状のフローティ
ングゲート（ＦＣ）を形成する工程と、ソース領域（６
）及びドレイン領域（７）形成用のイオン注入を行う工
程とを具備する。
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲート（ＦＣ）を形成する工程と、耐酸化膜（１
０）及びストライプ状のフローティングゲート（ＦＧ）
をマスクとしてチャネルストップ領域（３）形成用のイ
オン注入を行う工程と、耐酸化膜（１０）を酸化マスク
として選択酸化を行う工程と、コントロールゲート（Ｃ
Ｇ）を形成する工程と、コントロールゲ−） （ＣＧ）
をマスクとしてストライプ状のフローティングゲー）
（ＦＣ）をエツチングすることにより島状のフローティ
ングゲート（ＦＣ）を形成する工程と、ソース領域（６
）及びドレイン領域（７）形成用のイオン注入を行う工
程とを具備する。
本発明の第３の発明は、冒頭で述べた不揮発性メモリの
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第１の方向に延在するストライプ状のフローテ
ィングゲート（ＦＧ）を形成する工程と、ストライプ状
のフローティングゲート（ＦＣ）をマスクとしてチャネ
ルストップ領域（３）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第１の選択酸化
を行う工程と、第２の方向に延在するマスク（１９）を
形成し、このマスク（１９）を用いてストライプ状のフ
ローティングゲート（ＦＣ）及び第１の選択酸化により
形成されたフィールド酸化膜（２）をエツチングするこ
とにより島状のフローティングゲート（ＦＣ）を形成す
るとともに、フィールド酸化膜（２）を選択的に除去す
る工程と、マスク（１９）を用いてソース領域（６）及
びドレイン領域（７）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第２の選択酸化
を行う工程と、コントロールゲート（ＣＧ）を形成する
工程とを具備する。
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第１の方向に延在するストライプ状のフローテ
ィングゲート（ＦＧ）を形成する工程と、ストライプ状
のフローティングゲート（ＦＣ）をマスクとしてチャネ
ルストップ領域（３）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第１の選択酸化
を行う工程と、第２の方向に延在するマスク（１９）を
形成し、このマスク（１９）を用いてストライプ状のフ
ローティングゲート（ＦＣ）及び第１の選択酸化により
形成されたフィールド酸化膜（２）をエツチングするこ
とにより島状のフローティングゲート（ＦＣ）を形成す
るとともに、フィールド酸化膜（２）を選択的に除去す
る工程と、マスク（１９）を用いてソース領域（６）及
びドレイン領域（７）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第２の選択酸化
を行う工程と、コントロールゲート（ＣＧ）を形成する
工程とを具備する。
本発明の第４の発明は、冒頭で述べた不揮発性メモリの
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲー） （ＦＣ）を形成する工程と、ストライプ
状のフローティングゲート（ＦＣ）をマスクとしてソー
ス領域（６）及びドレイン領域（７）形成用のイオン注
入を行う工程と、耐酸化膜（１０）を酸化マスクとして
第１の選択酸化を行う工程と、コントロールゲートＣＣ
Ｇ＞を形成する工程と、コントロールゲート（ＣＧ）を
マスクとしてストライプ状のフローティングゲ−１−（
ＦＣ）をエツチングすることにより島状のフローティン
グゲート（ＦＧ）を形成する工程と、コントロールゲー
ト（ＣＧ）をマスクとしてチャネルストップ領域（３）
形成用のイオン注入を行う工程と、耐酸化膜（１０）を
酸化マスクとして第２の選択酸化を行う工程とを具備す
る。
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲー） （ＦＣ）を形成する工程と、ストライプ
状のフローティングゲート（ＦＣ）をマスクとしてソー
ス領域（６）及びドレイン領域（７）形成用のイオン注
入を行う工程と、耐酸化膜（１０）を酸化マスクとして
第１の選択酸化を行う工程と、コントロールゲートＣＣ
Ｇ＞を形成する工程と、コントロールゲート（ＣＧ）を
マスクとしてストライプ状のフローティングゲ−１−（
ＦＣ）をエツチングすることにより島状のフローティン
グゲート（ＦＧ）を形成する工程と、コントロールゲー
ト（ＣＧ）をマスクとしてチャネルストップ領域（３）
形成用のイオン注入を行う工程と、耐酸化膜（１０）を
酸化マスクとして第２の選択酸化を行う工程とを具備す
る。
本発明の第５の発明は、冒頭で述べた不揮発性メモリの
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲート（ＦＣ）を形成する工程と、ストライプ状
のフローティングゲート（ＦＣ）をマスクとしてソース
領域（６）及びドレイン領域（７）形成用のイオン注入
を行う工程と、耐酸化膜（１０）を酸化マスクとして第
１の選択酸化を行う工程と、第１の方向に延在するマス
ク（１８）を形成し、このマスク（１８）を用いてスト
ライプ状のフローティングゲート（ＦＧ）及び第１の選
択酸化により形成されたフィールド酸化膜（２）をエツ
チングすることにより島状のフローティングゲート（Ｆ
Ｇ）を形成するとともに、フィールド酸化膜（２）を選
択的に除去する工程と、マスク（１８）を用いてチャネ
ルストップ領域（３）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第２の選択酸化
を行う工程と、コントロールゲート（ＣＣ）を形成する
工程とを具備する。
製造方法において、その上に耐酸化膜（１０）が形成さ
れ、かつ第２の方向に延在するストライプ状のフローテ
ィングゲート（ＦＣ）を形成する工程と、ストライプ状
のフローティングゲート（ＦＣ）をマスクとしてソース
領域（６）及びドレイン領域（７）形成用のイオン注入
を行う工程と、耐酸化膜（１０）を酸化マスクとして第
１の選択酸化を行う工程と、第１の方向に延在するマス
ク（１８）を形成し、このマスク（１８）を用いてスト
ライプ状のフローティングゲート（ＦＧ）及び第１の選
択酸化により形成されたフィールド酸化膜（２）をエツ
チングすることにより島状のフローティングゲート（Ｆ
Ｇ）を形成するとともに、フィールド酸化膜（２）を選
択的に除去する工程と、マスク（１８）を用いてチャネ
ルストップ領域（３）形成用のイオン注入を行う工程と
、耐酸化膜（１０）を酸化マスクとして第２の選択酸化
を行う工程と、コントロールゲート（ＣＣ）を形成する
工程とを具備する。
本発明の第６の発明は、第１〜第５の発明においてフロ
ーティングゲー） （ＦＣ）の側壁にサイドウオールス
ペーサ（１４）を形成した後にチャネルストップ領域（
３）形成用のイオン注入を行う。
ーティングゲー） （ＦＣ）の側壁にサイドウオールス
ペーサ（１４）を形成した後にチャネルストップ領域（
３）形成用のイオン注入を行う。
第１の発明によれば、選択酸化によりフィールド酸化膜
（２）をフローティングゲート（Ｆ（１，）に対して自
己整合的に形成することができるので、これらのフロー
ティングゲート（ＦＧ）及びフィールド酸化膜（２）の
間の重なりをほぼ完全になくすことができる。また、ソ
ース領域（６）及びドレイン領域（７）をフィールド酸
化膜（２）の下に埋め込むことができるとともに、これ
らのソース領域（６）及びドレイン領域（７）をフロー
ティングゲー） （ＦＣ；）に対して自己整合的に形成
することができる。
（２）をフローティングゲート（Ｆ（１，）に対して自
己整合的に形成することができるので、これらのフロー
ティングゲート（ＦＧ）及びフィールド酸化膜（２）の
間の重なりをほぼ完全になくすことができる。また、ソ
ース領域（６）及びドレイン領域（７）をフィールド酸
化膜（２）の下に埋め込むことができるとともに、これ
らのソース領域（６）及びドレイン領域（７）をフロー
ティングゲー） （ＦＣ；）に対して自己整合的に形成
することができる。
第２の発明によれば、フィールド酸化膜（２）をフロー
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲート（Ｆ
Ｃ）及びフィールド酸化膜（２）の間の重なりをほぼ完
全にな（すことができる。また、フローティングゲート
（ＦＣ）をコントロールゲート（ＣＣ）に対して自己整
合的に形成することができる。
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲート（Ｆ
Ｃ）及びフィールド酸化膜（２）の間の重なりをほぼ完
全にな（すことができる。また、フローティングゲート
（ＦＣ）をコントロールゲート（ＣＣ）に対して自己整
合的に形成することができる。
第３の発明によれば、フィールド酸化膜（２）をフロー
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲー） （
ＦＣ）及びフィールド酸化膜（２）の間の重なりをほぼ
完全になくすことができる。また、ソース領域（６）及
びドレイン領域（７）をフィールド酸化膜（２）の下に
埋め込むことができるとともに、これらのソース領域（
６）及びドレイン領域（７）をフローティングゲート（
ＦＧ）に対して自己整合的に形成することができる。
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲー） （
ＦＣ）及びフィールド酸化膜（２）の間の重なりをほぼ
完全になくすことができる。また、ソース領域（６）及
びドレイン領域（７）をフィールド酸化膜（２）の下に
埋め込むことができるとともに、これらのソース領域（
６）及びドレイン領域（７）をフローティングゲート（
ＦＧ）に対して自己整合的に形成することができる。
第４の発明によれば、フィールド酸化膜（２）をフロー
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲー１−
（ＦＣ）及びフィールド酸化膜（２）の間の重なりをほ
ぼ完全になくすことができる。また、ソース領域（６）
及びドレイン領域（７）をフィールド酸化１１１（２）
の下に埋め込むことができるとともに、これらのソース
領域（６）及びドレイン領域（７）をフローティングゲ
ート（ＦＣ）に対して自己整合的に形成することができ
る。さらに、フローティングゲート（ＦＧ）をコントロ
ールゲート（ＣＧ）に対して自己整合的に形成すること
ができる。
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲー１−
（ＦＣ）及びフィールド酸化膜（２）の間の重なりをほ
ぼ完全になくすことができる。また、ソース領域（６）
及びドレイン領域（７）をフィールド酸化１１１（２）
の下に埋め込むことができるとともに、これらのソース
領域（６）及びドレイン領域（７）をフローティングゲ
ート（ＦＣ）に対して自己整合的に形成することができ
る。さらに、フローティングゲート（ＦＧ）をコントロ
ールゲート（ＣＧ）に対して自己整合的に形成すること
ができる。
第５の発明によれば、フィールド酸化膜（２）をフロー
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲート（Ｆ
Ｃ）及びフィールド酸化膜（２）の間の重なりをほぼ完
全になくすことができる。また、ソース領域（６）及び
ドレイン領域（７）をフィールド酸化膜（２）の下に埋
め込むことができるとともに、これらのソース領域（６
）及びドレイン領域（７）をフローティングゲート（Ｆ
Ｃ）に対して自己整合的に形成することができる。さら
に、フローティングゲート（ＦＣ）をコントロールゲー
ト（ＣＧ）に対して自己整合的に形成することができる
。
ティングゲート（ＦＣ）に対して自己整合的に形成する
ことができるので、これらのフローティングゲート（Ｆ
Ｃ）及びフィールド酸化膜（２）の間の重なりをほぼ完
全になくすことができる。また、ソース領域（６）及び
ドレイン領域（７）をフィールド酸化膜（２）の下に埋
め込むことができるとともに、これらのソース領域（６
）及びドレイン領域（７）をフローティングゲート（Ｆ
Ｃ）に対して自己整合的に形成することができる。さら
に、フローティングゲート（ＦＣ）をコントロールゲー
ト（ＣＧ）に対して自己整合的に形成することができる
。
第６の発明によれば、フローティングゲート（ＦＣ）の
下方へのチャネルストップ領域（３）の回り込み量を小
さくすることができる。
下方へのチャネルストップ領域（３）の回り込み量を小
さくすることができる。
以下、本発明の実施例について図面を参照しながら説明
する。以下の四つの実施例は、いずれも本発明を紫外線
消去型ＥＰＲＯＭの製造に適用した実施例を示す、なお
、実施例の全図において、同一機能を有するものには同
一の符号を付ける。
する。以下の四つの実施例は、いずれも本発明を紫外線
消去型ＥＰＲＯＭの製造に適用した実施例を示す、なお
、実施例の全図において、同一機能を有するものには同
一の符号を付ける。
裏施且土
第１図は本発明の実施例■によるＥＰＲＯＭの要部の平
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図を示す。
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図を示す。
第１図〜第５図に示すように、この実施例ＩによるＥＦ
ＲＯＭにおいては、例えばｐ型Ｓｔ基板のような半導体
基板１の表面に例えばＳｉＯ□膜のようなフィールド酸
化膜２が選択的に形成され、これによって素子間分離が
行われている。このフィールド酸化膜２の下には、例え
ばｐ゛型のチャネルストップ領域３が形成されている。
ＲＯＭにおいては、例えばｐ型Ｓｔ基板のような半導体
基板１の表面に例えばＳｉＯ□膜のようなフィールド酸
化膜２が選択的に形成され、これによって素子間分離が
行われている。このフィールド酸化膜２の下には、例え
ばｐ゛型のチャネルストップ領域３が形成されている。
また、このフィールド酸化膜２で囲まれた活性領域の表
面には例えばＳｉＯ□膜のようなゲート絶縁膜４が形成
され、このゲート絶縁膜４の上に例えば不純物をドープ
した多結晶Ｓｉ膜のような導体膜から成る島状のフロー
ティングゲートＦＧが形成されている。
面には例えばＳｉＯ□膜のようなゲート絶縁膜４が形成
され、このゲート絶縁膜４の上に例えば不純物をドープ
した多結晶Ｓｉ膜のような導体膜から成る島状のフロー
ティングゲートＦＧが形成されている。
このフローティングゲートＦＧは、例えばほぼ正方形の
平面形状を有する。このフローティングゲートＦＣの上
には、例えばＳｉ０ｇ膜のような眉間絶縁膜５が形成さ
れている。なお、この層間絶縁膜５としては、例えば５
ｉ０２膜／Ｓｉ３Ｎ、膜／ Ｓ ｉＯ２膜から成る三層
構造の膜を用いることも可能である。符号ＣＧは例えば
不純物をドープした多結晶Ｓｉ膜のような導体膜から成
るコントロールゲートを示す。なお、このコントロール
ゲートＣＧは、例えばポリサイド膜（不純物をドープし
た多結晶Ｓｉ膜の上に高融点金属シリサイド膜を重ねた
二層構造の膜）により構成することも可能である。
平面形状を有する。このフローティングゲートＦＣの上
には、例えばＳｉ０ｇ膜のような眉間絶縁膜５が形成さ
れている。なお、この層間絶縁膜５としては、例えば５
ｉ０２膜／Ｓｉ３Ｎ、膜／ Ｓ ｉＯ２膜から成る三層
構造の膜を用いることも可能である。符号ＣＧは例えば
不純物をドープした多結晶Ｓｉ膜のような導体膜から成
るコントロールゲートを示す。なお、このコントロール
ゲートＣＧは、例えばポリサイド膜（不純物をドープし
た多結晶Ｓｉ膜の上に高融点金属シリサイド膜を重ねた
二層構造の膜）により構成することも可能である。
一方、フィールド酸化１１！Ｊ ２の下方における半導
体基板１中には、例えばｎ゛型のソース領域６及びドレ
イン領域７が形成されている。すなわち、これらのソー
ス領域６及びドレイン領域７は、フィールド酸化膜２の
下に埋め込まれている。また、これらのソース領域６及
びドレイン領域７は、フローティングゲートＦＣに対し
て自己整合的に形成されている。なお、これらのソース
領域６及びドレイン領域７は、互いに逆の位置に形成し
ても良い。
体基板１中には、例えばｎ゛型のソース領域６及びドレ
イン領域７が形成されている。すなわち、これらのソー
ス領域６及びドレイン領域７は、フィールド酸化膜２の
下に埋め込まれている。また、これらのソース領域６及
びドレイン領域７は、フローティングゲートＦＣに対し
て自己整合的に形成されている。なお、これらのソース
領域６及びドレイン領域７は、互いに逆の位置に形成し
ても良い。
次に、この実施例■によるＥＦＲＯＭの製造方法につい
て説明する。第６図Ａ〜第６図Ｅはその製造方法を工程
順に示す。なお、第６図Ａ〜第６図Ｅにおいて左右の図
はそれぞれ第１図の■−■線及び■−■線に沿っての断
面図を示す。
て説明する。第６図Ａ〜第６図Ｅはその製造方法を工程
順に示す。なお、第６図Ａ〜第６図Ｅにおいて左右の図
はそれぞれ第１図の■−■線及び■−■線に沿っての断
面図を示す。
第６図Ａに示すように、まず半導体基板１の全面に例え
ば熱酸化により例えばＳｉ０ｇ膜のようなゲート絶縁膜
４を形成する。次に、このゲート絶縁膜４の上に例えば
ＣＶＤ法により例えば多結晶Ｓｉ膜８を形成した後、こ
の多結晶Ｓｉ膜８に不純物をドープして低抵抗化する。
ば熱酸化により例えばＳｉ０ｇ膜のようなゲート絶縁膜
４を形成する。次に、このゲート絶縁膜４の上に例えば
ＣＶＤ法により例えば多結晶Ｓｉ膜８を形成した後、こ
の多結晶Ｓｉ膜８に不純物をドープして低抵抗化する。
次に、この多結晶Ｓｉ膜８の表面に例えば熱酸化により
バッファＳｉＯ□膜９を形成する。次に、このバッファ
ＳｉＯ□膜９の全面に例えばＣＶＤ法により例えばＳｉ
３ Ｎ、膜１０を形成する。次に、この５ＬＮａ膜ＩＯ
の全面に例えばＣＶＤ法により例えばＳｉＯ□膜１１膜
形１した後、この５ｉ０２膜１１の上にフローティング
ゲートＦＣの形状に対応した所定形状のレジストパター
ン１２をリソグラフィーにより形成する。なお、ＳｉＯ
□膜１１膜形１に応じて省略することが可能である。
バッファＳｉＯ□膜９を形成する。次に、このバッファ
ＳｉＯ□膜９の全面に例えばＣＶＤ法により例えばＳｉ
３ Ｎ、膜１０を形成する。次に、この５ＬＮａ膜ＩＯ
の全面に例えばＣＶＤ法により例えばＳｉＯ□膜１１膜
形１した後、この５ｉ０２膜１１の上にフローティング
ゲートＦＣの形状に対応した所定形状のレジストパター
ン１２をリソグラフィーにより形成する。なお、ＳｉＯ
□膜１１膜形１に応じて省略することが可能である。
次に、このレジストパターン１２をマスクとしてＳｉＯ
□膜１１ Ｘ５ｉｉ Ｎ＜膜１０、バッファＳｉ０ｇ膜
９及び多結晶Ｓｉ膜８から成る積層膜を順次エツチング
した後、レジストパターン１２を除去する。
□膜１１ Ｘ５ｉｉ Ｎ＜膜１０、バッファＳｉ０ｇ膜
９及び多結晶Ｓｉ膜８から成る積層膜を順次エツチング
した後、レジストパターン１２を除去する。
これによって、第６図Ｂに示すように、島状のフローテ
ィングゲートＦＣが形成される。次に、この所定形状の
積層膜を覆うように、第１図に示すような平面形状のレ
ジストパターン１３を形成した後、このレジストパター
ン１３をマスクとして例えばヒ素（Ａｓ）のようなソー
ス領域及びドレイン領域形成用のｎ型不純物を半導体基
板１中に高濃度にイオン注入する（半導体基板ｌ中に注
入されたｎ型不純物を・・・で表す）。この後、このレ
ジストパターン１３を除去する。
ィングゲートＦＣが形成される。次に、この所定形状の
積層膜を覆うように、第１図に示すような平面形状のレ
ジストパターン１３を形成した後、このレジストパター
ン１３をマスクとして例えばヒ素（Ａｓ）のようなソー
ス領域及びドレイン領域形成用のｎ型不純物を半導体基
板１中に高濃度にイオン注入する（半導体基板ｌ中に注
入されたｎ型不純物を・・・で表す）。この後、このレ
ジストパターン１３を除去する。
次に、例えばＣＶＤ法により例えば多結晶Ｓｉ膜を全面
に形成した後、この多結晶Ｓｉ膜を例えば反応性イオン
エツチング（ＲＩ Ｅ）法により基板表面と垂直方向に
異方性エツチングして、第６図Ｃに示すようにサイドウ
オールスペーサ１４を形成する。なお、このサイドウオ
ールスペーサ１４は、例えばＳｉＯ□膜を全面に形成し
、これを異方性エツチングすることにより形成すること
も可能である。次に、第１図に示すような平面形状のレ
ジストパターン１５を形成した後、このレジストパター
ン１５、サイドウオールスペーサ１４及び上述の積層膜
をマスクとして例えばホウ素（Ｂ）のようなチャネルス
トップ領域形成用のｐ型不純物を半導体基板１中にイオ
ン注入する（半導体基板１に注入されたｐ型不純物を・
−で表す）、この後、このレジストパターン１５を除去
し、さらにＳｉＯ２膜１１もエツチング除去する。
に形成した後、この多結晶Ｓｉ膜を例えば反応性イオン
エツチング（ＲＩ Ｅ）法により基板表面と垂直方向に
異方性エツチングして、第６図Ｃに示すようにサイドウ
オールスペーサ１４を形成する。なお、このサイドウオ
ールスペーサ１４は、例えばＳｉＯ□膜を全面に形成し
、これを異方性エツチングすることにより形成すること
も可能である。次に、第１図に示すような平面形状のレ
ジストパターン１５を形成した後、このレジストパター
ン１５、サイドウオールスペーサ１４及び上述の積層膜
をマスクとして例えばホウ素（Ｂ）のようなチャネルス
トップ領域形成用のｐ型不純物を半導体基板１中にイオ
ン注入する（半導体基板１に注入されたｐ型不純物を・
−で表す）、この後、このレジストパターン１５を除去
し、さらにＳｉＯ２膜１１もエツチング除去する。
次に、５ｉ３Ｎａ膜１０を酸化マスクとして半導体基板
１を選択的に熱酸化することにより、第６図りに示すよ
うに、フィールド酸化膜２をフローティングゲートＦＧ
に対して自己整合的に形成する。この熱酸化の際には、
注入不純物が電気的に活性化されるとともに深さ方向に
拡散されて、フィールド酸化Ｍ２の下にチャネルストッ
プ領域３並びにソースＭＭｉ６及びドレイン領域７が形
成される。この後、Ｓｉ、 Ｎ、膜１０及びバッファＳ
ｉｎ。
１を選択的に熱酸化することにより、第６図りに示すよ
うに、フィールド酸化膜２をフローティングゲートＦＧ
に対して自己整合的に形成する。この熱酸化の際には、
注入不純物が電気的に活性化されるとともに深さ方向に
拡散されて、フィールド酸化Ｍ２の下にチャネルストッ
プ領域３並びにソースＭＭｉ６及びドレイン領域７が形
成される。この後、Ｓｉ、 Ｎ、膜１０及びバッファＳ
ｉｎ。
膜９を順次エツチング除去する。
次に第６図已に示すように、例えばＣＶＤ法により例え
ばＳｉＯ□膜のような眉間絶縁膜５を全面に形成した後
、この眉間絶縁Ｍ５の上に例えば不純物をドープした多
結晶Ｓｉ膜１６を形成する。この後、この多結晶Ｓｉ膜
１６をエツチングによりストライプ状にパターンニング
してコントロールゲートＣＧを形成する。これによって
、第１図〜第５図に示すように、目的とするＥＰＲＯＭ
が完成される。
ばＳｉＯ□膜のような眉間絶縁膜５を全面に形成した後
、この眉間絶縁Ｍ５の上に例えば不純物をドープした多
結晶Ｓｉ膜１６を形成する。この後、この多結晶Ｓｉ膜
１６をエツチングによりストライプ状にパターンニング
してコントロールゲートＣＧを形成する。これによって
、第１図〜第５図に示すように、目的とするＥＰＲＯＭ
が完成される。
以上のように、この実施例■によれば、その上に耐酸化
膜としてのＳｉ３ Ｎ、膜ＩＯが形成された島状のフロ
ーティングゲートＦＣを形成した後、このＳｉｘ Ｎ４
膜１０を酸化マスクとして選択酸化を行うことによりフ
ィールド酸化膜２を形成しているので、このフィールド
酸化膜２をフローティングゲー）ＦＧに対して自己整合
的に形成することができる。従って、これらのフローテ
ィングゲートＦＧ及びフィールド酸化膜２の間の重なり
をほぼ完全になくすことができる。また、フィールド酸
化膜２の下にソース領域６及びドレイン領域７を埋め込
むことができるとともに、これらのソース領域６及びド
レイン領域７をフローティングゲートＦＣに対して自己
整合的に形成することができる。さらに、フローティン
グゲートＦＧの側壁にサイドウオールスペーサ１４を形
成した後に選択酸化、を行うことによりフィールド酸化
膜２を形成しているので、このフィールド酸化膜２の端
部のバーズビークの長さを小さくすることができる。こ
れらによって、メモリセル１個当たりの占有面積を小さ
くすることができるので、メモリセルの高集積密度化を
図ることができる。
膜としてのＳｉ３ Ｎ、膜ＩＯが形成された島状のフロ
ーティングゲートＦＣを形成した後、このＳｉｘ Ｎ４
膜１０を酸化マスクとして選択酸化を行うことによりフ
ィールド酸化膜２を形成しているので、このフィールド
酸化膜２をフローティングゲー）ＦＧに対して自己整合
的に形成することができる。従って、これらのフローテ
ィングゲートＦＧ及びフィールド酸化膜２の間の重なり
をほぼ完全になくすことができる。また、フィールド酸
化膜２の下にソース領域６及びドレイン領域７を埋め込
むことができるとともに、これらのソース領域６及びド
レイン領域７をフローティングゲートＦＣに対して自己
整合的に形成することができる。さらに、フローティン
グゲートＦＧの側壁にサイドウオールスペーサ１４を形
成した後に選択酸化、を行うことによりフィールド酸化
膜２を形成しているので、このフィールド酸化膜２の端
部のバーズビークの長さを小さくすることができる。こ
れらによって、メモリセル１個当たりの占有面積を小さ
くすることができるので、メモリセルの高集積密度化を
図ることができる。
また、サイドウオールスペーサ１４を形成した後にチャ
ネルストップ領域形成用のｐ型不純物のイオン注入を行
っているので、フローティングゲートＦＣの下方へのチ
ャネルストップ領域３の回り込み量を小さくすることが
できる。これによって、狭チャネル効果を防止すること
ができる。
ネルストップ領域形成用のｐ型不純物のイオン注入を行
っているので、フローティングゲートＦＣの下方へのチ
ャネルストップ領域３の回り込み量を小さくすることが
できる。これによって、狭チャネル効果を防止すること
ができる。
夫旌拠工
第７図は本発明の実施例■によるＥＰＲＯＭの要部の平
面図、第８図は第７図の■−■線に沿っての断面図、第
９図は第７図のＩＸ−ＩＸ線に沿っての断面図を示す。
面図、第８図は第７図の■−■線に沿っての断面図、第
９図は第７図のＩＸ−ＩＸ線に沿っての断面図を示す。
第７図、第８図及び第９図に示すように、この実施例■
によるＥＦＲＯＭにおいては、フィールド酸化膜２に対
して自己整合的にフローティングゲートＦＣが形成され
ている。このフローティングゲートＦＣは、コントロー
ルゲートＣＧに対して自己整合的に形成されている。さ
らに、このフローティングゲートＦＧに対して自己整合
的にソース領域６及びドレイン領域７が形成されている
。
によるＥＦＲＯＭにおいては、フィールド酸化膜２に対
して自己整合的にフローティングゲートＦＣが形成され
ている。このフローティングゲートＦＣは、コントロー
ルゲートＣＧに対して自己整合的に形成されている。さ
らに、このフローティングゲートＦＧに対して自己整合
的にソース領域６及びドレイン領域７が形成されている
。
これらのソース領域６及びドレイン領域７は、実施例Ｉ
と異なり、フィールド酸化膜２の下に埋め込まれていな
い。
と異なり、フィールド酸化膜２の下に埋め込まれていな
い。
次に、この実施例■によるＥＦＲＯＭの製造方法につい
て説明する。
て説明する。
第１０図Ａに示すように、まず実施例Ｉと同様にして半
導体基板１の上にゲート絶縁膜４、多結晶Ｓｉ膜８、バ
ッファＳｉｏ！膜９．５１３Ｎａ膜１０．５ｔｏ２１Ｆ
Ｊ １１を順次形成した後、この５ｉｎｚ膜１１の上に
第７図に示すような平面形状のレジストパターン１７を
形成する。
導体基板１の上にゲート絶縁膜４、多結晶Ｓｉ膜８、バ
ッファＳｉｏ！膜９．５１３Ｎａ膜１０．５ｔｏ２１Ｆ
Ｊ １１を順次形成した後、この５ｉｎｚ膜１１の上に
第７図に示すような平面形状のレジストパターン１７を
形成する。
次に、このレジストパターン１７をマスクとして５ｉＯ
ｔ膜１１、Ｓｉ３ Ｎ４膜１０、バッファＳｉＯ□膜９
及び多結晶Ｓｉ膜８から成る積層膜を順次エツチングし
て、第１０図Ｂに示すようにストライプ状の形状、とす
る。この後、レジストパターン１７を除去する。次に、
実施例■と同様にして多結晶ＳｉやＳｉＯ２から成るサ
イドウオールスペーサ１４を形成した後、このサイドウ
オールスペーサ１４をマスクとして半導体基板１中に例
えばＢのようなチャネルストップ領域形成用のＰ型不純
物をイオン注入する。この後、Ｓｉｎ、膜１１をエツチ
ング除去する。
ｔ膜１１、Ｓｉ３ Ｎ４膜１０、バッファＳｉＯ□膜９
及び多結晶Ｓｉ膜８から成る積層膜を順次エツチングし
て、第１０図Ｂに示すようにストライプ状の形状、とす
る。この後、レジストパターン１７を除去する。次に、
実施例■と同様にして多結晶ＳｉやＳｉＯ２から成るサ
イドウオールスペーサ１４を形成した後、このサイドウ
オールスペーサ１４をマスクとして半導体基板１中に例
えばＢのようなチャネルストップ領域形成用のＰ型不純
物をイオン注入する。この後、Ｓｉｎ、膜１１をエツチ
ング除去する。
次に、５ｉｚＮｎ膜１０を酸化マスクとして選択酸化を
行うことによりフィールド酸化膜２を形成する。この際
、このフィールド酸化膜２の下にチャネルストップ領域
３が形成される。
行うことによりフィールド酸化膜２を形成する。この際
、このフィールド酸化膜２の下にチャネルストップ領域
３が形成される。
次に、例えば不純物をドープした多結晶Ｓｉ膜を全面に
形成した後、この多結晶Ｓｉ膜をエツチングにより所定
形状にパターンニングして、第・７図に示すようにコン
トロールゲートＣＧを形成する。
形成した後、この多結晶Ｓｉ膜をエツチングにより所定
形状にパターンニングして、第・７図に示すようにコン
トロールゲートＣＧを形成する。
次に、このコントロールゲートＣＧをマスクとしてスト
ライプ状のフローティングゲートＦＣをエツチングする
ことにより、島状のフローティングゲートＦＧを形成す
る。次に、これらのコントロールゲートＣＧ及びフロー
ティングゲートＦＧをマスクとして例えばＡｓのような
ｎ型不純物を半導体基板１中にイオン注入することによ
り、これらのコントロールゲートＣＧ及びフローティン
グゲートＦＣに対して自己整合的にソース領域６及びド
レイン領域７を形成する。これによって、第７図、第８
図及び第９図に示すように目的とするＥＰＲＯＭが完成
される。
ライプ状のフローティングゲートＦＣをエツチングする
ことにより、島状のフローティングゲートＦＧを形成す
る。次に、これらのコントロールゲートＣＧ及びフロー
ティングゲートＦＧをマスクとして例えばＡｓのような
ｎ型不純物を半導体基板１中にイオン注入することによ
り、これらのコントロールゲートＣＧ及びフローティン
グゲートＦＣに対して自己整合的にソース領域６及びド
レイン領域７を形成する。これによって、第７図、第８
図及び第９図に示すように目的とするＥＰＲＯＭが完成
される。
以上のように、この実施例Ｈによれば、実施例Ｉと同様
に、フローティングゲートＦＣ及びフィールド酸化膜２
の間の重なりをほぼ完全になくすことができるとともに
、ソース領域６及びドレイン領域７をフローティングゲ
ー１−ＦＣに対して自己整合的に形成することができる
。また、サイドウオールスペーサ１４を形成しているの
で、フィールド酸化膜２の端部のバーズビークの長さを
小さ（することができる。これに加えて、コントロール
ゲートＣＧに対して自己整合的にフローティングゲート
ＦＣを形成することができる。これらによりて、メモリ
セルの高集積密度化を図ることができる−０さらに、実
施例Ｉと同様に、狭チャネル効果を防止することができ
る、という利点もある。
に、フローティングゲートＦＣ及びフィールド酸化膜２
の間の重なりをほぼ完全になくすことができるとともに
、ソース領域６及びドレイン領域７をフローティングゲ
ー１−ＦＣに対して自己整合的に形成することができる
。また、サイドウオールスペーサ１４を形成しているの
で、フィールド酸化膜２の端部のバーズビークの長さを
小さ（することができる。これに加えて、コントロール
ゲートＣＧに対して自己整合的にフローティングゲート
ＦＣを形成することができる。これらによりて、メモリ
セルの高集積密度化を図ることができる−０さらに、実
施例Ｉと同様に、狭チャネル効果を防止することができ
る、という利点もある。
尖１炎ｌ
第１１図は本発明の実施例■によるＥＦＲＯＭの要部の
平面図、第１２図は第１１図のｘｍ−ｘｍ線に沿っての
断面図、第１３図は第１１図のＸｍ−Ｘｍ線に沿っての
断面図を示す。
平面図、第１２図は第１１図のｘｍ−ｘｍ線に沿っての
断面図、第１３図は第１１図のＸｍ−Ｘｍ線に沿っての
断面図を示す。
第１１図、第１２図及び第１３図に示すように、この実
施例■によるＥＦＲＯＭは、実施例■によるＥＦＲＯＭ
と同様な構成を有する。
施例■によるＥＦＲＯＭは、実施例■によるＥＦＲＯＭ
と同様な構成を有する。
次に、この実施例■によるＥＦＲＯＭの製造方法につい
て説明する。第１４図Ａ〜第１４図Ｆはその製造方法を
工程順に示す、なお、第１４図Ａ〜第１４図Ｆにおいて
左右の図はそれぞれ第１１図のｘｍ−ｘｍ線及びｘｍ−
Ｘｍ線に沿っての断面図を示す。
て説明する。第１４図Ａ〜第１４図Ｆはその製造方法を
工程順に示す、なお、第１４図Ａ〜第１４図Ｆにおいて
左右の図はそれぞれ第１１図のｘｍ−ｘｍ線及びｘｍ−
Ｘｍ線に沿っての断面図を示す。
第１４図Ａに示すように、まず半導体基板１の上にゲー
ト絶縁膜４、多結晶Ｓｉ膜８、バッファ’ＳｉＯ□膜９
及び５ｉｉＮ４膜１０を順次形成した後、この５ｉｘＮ
ａ膜１０の上に第１Ｌ図に示すような平面形状のレジス
トパターン１８を形成する。
ト絶縁膜４、多結晶Ｓｉ膜８、バッファ’ＳｉＯ□膜９
及び５ｉｉＮ４膜１０を順次形成した後、この５ｉｘＮ
ａ膜１０の上に第１Ｌ図に示すような平面形状のレジス
トパターン１８を形成する。
次に、このレジストパターン１８をマスクとしてＳｔ、
Ｎ、膜１０、バッファＳｉＯ□膜９、多結晶Ｓｉ膜８
及びゲート絶縁膜４から成る積層膜を順次エツチングし
て、第１４図Ｂに示すようにストライプ状の形状とする
。この後、レジストパターン１８を除去する。次に、実
施例■、■と同様にして多結晶ＳｉやＳｉＯ□から成る
サイドウオールスペーサ１４を形成した後、このサイド
ウオールスペーサＩ４をマスクとして半導体基板Ｉ中に
例えばＢのようなチャネルストップ領域形成用のｐ型不
純物をイオン注入する。
Ｎ、膜１０、バッファＳｉＯ□膜９、多結晶Ｓｉ膜８
及びゲート絶縁膜４から成る積層膜を順次エツチングし
て、第１４図Ｂに示すようにストライプ状の形状とする
。この後、レジストパターン１８を除去する。次に、実
施例■、■と同様にして多結晶ＳｉやＳｉＯ□から成る
サイドウオールスペーサ１４を形成した後、このサイド
ウオールスペーサＩ４をマスクとして半導体基板Ｉ中に
例えばＢのようなチャネルストップ領域形成用のｐ型不
純物をイオン注入する。
次に、Ｓｉ３ Ｎ、膜１０をマスクとして選択酸化を行
うことにより、第１４図Ｃに示すようにフィールド酸化
膜２を形成するとともに、チャネルストップ領域３を形
成する。
うことにより、第１４図Ｃに示すようにフィールド酸化
膜２を形成するとともに、チャネルストップ領域３を形
成する。
次に第１４図りに示すように、第１１図に示すような平
面形状のレジストパターン１９を形成した後、このレジ
ストパターン１９をマスクとして上述の、積層膜及びフ
ィールド酸化Ｐｔ２を選択的にエツチングする。これに
よって、島状のフローティングゲートＦＧが形成される
。次に、このレジストパターン１９及び上述の積層膜を
マスクとして例えばＡｓのようなソース領域及びドレイ
ン領域形成用のｎ型不純物を半導体基板１中にイオン注
入する。この後、レジストパターン１９を除去する。
面形状のレジストパターン１９を形成した後、このレジ
ストパターン１９をマスクとして上述の、積層膜及びフ
ィールド酸化Ｐｔ２を選択的にエツチングする。これに
よって、島状のフローティングゲートＦＧが形成される
。次に、このレジストパターン１９及び上述の積層膜を
マスクとして例えばＡｓのようなソース領域及びドレイ
ン領域形成用のｎ型不純物を半導体基板１中にイオン注
入する。この後、レジストパターン１９を除去する。
次に、再びＳｉ３ Ｎ、膜１０をマスクとして選択酸化
を行うことにより、第１４図Ｆに示すように、フローテ
ィングゲートＦＣの周囲にフィールド酸化膜２を形成す
る。
を行うことにより、第１４図Ｆに示すように、フローテ
ィングゲートＦＣの周囲にフィールド酸化膜２を形成す
る。
この後、コントロールゲートＣＧを形成して、第１１図
、第１２図及び第１３図に示すように目的とするＥＦＲ
ＯＭを完成させる。
、第１２図及び第１３図に示すように目的とするＥＦＲ
ＯＭを完成させる。
この実施例■によれば、実施例Ｉと同様に、メモリセル
の高集積密度化及び狭チャネル効果の防止を図ることが
できる。
の高集積密度化及び狭チャネル効果の防止を図ることが
できる。
尖旅貫Ｎ
第１５図は本発明の実施例■によるＥＦＲＯＭの要部の
平面図、第１６図は第１５図のｘｖｉ−ｘ■線に沿って
の断面図、第１７図は第１５図のＸ■−Ｘ■線に沿って
の断面図を示す。
平面図、第１６図は第１５図のｘｖｉ−ｘ■線に沿って
の断面図、第１７図は第１５図のＸ■−Ｘ■線に沿って
の断面図を示す。
第１５図、第１６図及び第１７図に示すように、この実
施例■によるＥＰＲＯＭは、実施例ＨによるＥＰＲＯＭ
と同様な構成を有する。
施例■によるＥＰＲＯＭは、実施例ＨによるＥＰＲＯＭ
と同様な構成を有する。
次に、この実施例■によるＥＰＲＯＭの製造方法につい
て説明する。
て説明する。
第１８図Ａに示すように、まず半導体基板１の上にゲー
ト絶縁膜４、多結晶Ｓｉ膜８、バッファＳｉＯ□膜９．
５ｉｆｆ Ｎ、膜１０及び５ｉｎ２膜１１を順次形成し
た後、この５ｉ０２膜１１の上に第７図に示すと同様な
平面形状のレジストパターン１７を形成する。
ト絶縁膜４、多結晶Ｓｉ膜８、バッファＳｉＯ□膜９．
５ｉｆｆ Ｎ、膜１０及び５ｉｎ２膜１１を順次形成し
た後、この５ｉ０２膜１１の上に第７図に示すと同様な
平面形状のレジストパターン１７を形成する。
次に、このレジストパターン１７をマスクとしてＳｉｎ
ｇ膜１１１Ｓｔ３ Ｎｇ膜１０、バッファＳｉＯ□Ｊｌ
１９及び多結晶Ｓｉ膜８から成る積層膜を順次エツチン
グして、第１８図Ｂに示すようにストライプ状の形状と
する。次に、レジストパターン１７を除去した後、スト
ライプ状のフローティングゲートＦＧの側面に例えば熱
酸化によりＳｉｎ、膜を形成する。次に、例えばＳｉ３
Ｎ、膜２０及び多結晶Ｓｉ膜２１を全面に順次形成す
る。
ｇ膜１１１Ｓｔ３ Ｎｇ膜１０、バッファＳｉＯ□Ｊｌ
１９及び多結晶Ｓｉ膜８から成る積層膜を順次エツチン
グして、第１８図Ｂに示すようにストライプ状の形状と
する。次に、レジストパターン１７を除去した後、スト
ライプ状のフローティングゲートＦＧの側面に例えば熱
酸化によりＳｉｎ、膜を形成する。次に、例えばＳｉ３
Ｎ、膜２０及び多結晶Ｓｉ膜２１を全面に順次形成す
る。
次に、これらの多結晶Ｓｉ膜２１及び５ｔｚＮ４膜２０
を例えばＲＩＥ法により異方性エツチングして、第１８
図Ｃに示すように、多結晶Ｓｔから成るサイドウオール
スペーサ１４を形成するとともに、このサイドウオール
スペーサ１４の部分にのみＳｉ３Ｎ４膜２０を残す。こ
の後、このサイドウオールスペーサ１４及び上述の積層
膜をマスクとして例えばＢのようなチャネルストップ領
域形成用のＰ型不純物を半導体基板１中にイオン注入す
る。
を例えばＲＩＥ法により異方性エツチングして、第１８
図Ｃに示すように、多結晶Ｓｔから成るサイドウオール
スペーサ１４を形成するとともに、このサイドウオール
スペーサ１４の部分にのみＳｉ３Ｎ４膜２０を残す。こ
の後、このサイドウオールスペーサ１４及び上述の積層
膜をマスクとして例えばＢのようなチャネルストップ領
域形成用のＰ型不純物を半導体基板１中にイオン注入す
る。
次に、サイドウオールスペーサ１４及びＳｉＯ２膜１１
膜上１チング除去して第１８図りに示す状態とする。
膜上１チング除去して第１８図りに示す状態とする。
次に、Ｓｉ３Ｎ４膜１０．２０をマスクとして選択酸化
を行うことにより、第１８図已に示すように、フィール
ド酸化膜２を形成するとともに、チャネルストップ領域
３を形成する。
を行うことにより、第１８図已に示すように、フィール
ド酸化膜２を形成するとともに、チャネルストップ領域
３を形成する。
次に、Ｓｉ３ Ｎ４膜１０．２０をエンチング除去した
後、コントロールゲートＣＧを形成する。次に、このコ
ントロールゲー）ＣＧをマスクとじてストライプ状のフ
ローティングゲー）ＦＣをエツチングすることにより、
島状のフローティングゲートＦＧを形成する。これによ
って、第１５図、第１６図及び第１７図に示すように目
的とするＥＰＲＯＭが完成される。
後、コントロールゲートＣＧを形成する。次に、このコ
ントロールゲー）ＣＧをマスクとじてストライプ状のフ
ローティングゲー）ＦＣをエツチングすることにより、
島状のフローティングゲートＦＧを形成する。これによ
って、第１５図、第１６図及び第１７図に示すように目
的とするＥＰＲＯＭが完成される。
この実施例■によれば、実施例■と同様な利点に加えて
次のような利点がある。すなわち、第１８図Ｃに示すよ
うに、フローティングゲートＦＣの側壁にＳｉｎ Ｎ４
膜２０を形成しているので、フィールド酸化膜２の活性
領域への回り込みをほぼ完全になくすことができ、従っ
てメモリセルのより一層の高集積密度化を図ることがで
きる。また、フローティングゲートＦＧの下方へのチャ
ネルストップ領域３の回り込みもほぼ完全になくすこと
ができるので、より一層効果的に狭チャネル効果の防止
を図ることができる。
次のような利点がある。すなわち、第１８図Ｃに示すよ
うに、フローティングゲートＦＣの側壁にＳｉｎ Ｎ４
膜２０を形成しているので、フィールド酸化膜２の活性
領域への回り込みをほぼ完全になくすことができ、従っ
てメモリセルのより一層の高集積密度化を図ることがで
きる。また、フローティングゲートＦＧの下方へのチャ
ネルストップ領域３の回り込みもほぼ完全になくすこと
ができるので、より一層効果的に狭チャネル効果の防止
を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、実施例■においては、フローティングゲートＦ
ＣをコントロールゲートＣＧに対して自己整合的に形成
しているが、必ずしもこのようにする必要はない。また
、実施例■において、ソース領域及びドレイン領域形成
用のイオン注入とチャネルストンプ領域形成用のイオン
注入との順序を入れ替えることも可能である。
ＣをコントロールゲートＣＧに対して自己整合的に形成
しているが、必ずしもこのようにする必要はない。また
、実施例■において、ソース領域及びドレイン領域形成
用のイオン注入とチャネルストンプ領域形成用のイオン
注入との順序を入れ替えることも可能である。
本発明は、以上説明したように構成されているので、次
のような効果を得ることができる。
のような効果を得ることができる。
第１〜第５の発明によれば、メモリセルの高集積密度化
を図ることができる。
を図ることができる。
第６の発明によれば、メモリセルの高集積密度化及び狭
チャネル効果の防止を図ることができる。
チャネル効果の防止を図ることができる。
第１図は本発明の実施例■によるＥＰＲＯＭの要部の平
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図、第６図Ａ〜第６図Ｅは本
発明の実施例ＩによるＥＦＲＯＭの製造方法を工程順に
示す断面図、第７図は本発明の実施例ＨによるＥＰＲＯ
Ｍの要部の平面図、第８図は第７図の■−■線に沿って
の断面図、第９図は第７図のＩＸ−ＩＸ線に沿っての断
面図、第１０図Ａ及び第１０図Ｂは本発明の実施例■に
よるＥＦＲＯＭの製造方法を工程順に示す断面図、第１
１図は本発明の実施例■によるＥＰＲＯＭの要部の平面
図、第１２図は第１１図のｘｎ−ｘｍ線に沿っての断面
図、第１３図は第１１図のｘｍ−ｘｍ線に沿っての断面
図、第１４図Ａ〜第１４図Ｅは本発明の実施例■による
ＥＰＲＯＭの製造方法を工程順に示す断面図、第１５図
は本発明の実施例■によるＥＰＲＯＭの要部の平面図、
第１６図は第１５図のＸＶＩ−ＸＶＩ線に沿っての断面
図、第１７図は第１５図のＸ■−ＸＶＩＩ線に沿っての
断面図、第１８図Ａ〜第１８図Ｅは本発明の実施例■に
よるＥＦＲＯＭの製造方法を工程順に水す断面図、第１
９図は従来のＥＦＲＯＭの要部の断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド酸化膜、３：チャネ
ルストンプ領域、 ４：ゲート絶縁膜、５ｋｉ間絶縁
膜、 ６：ソース領域、 ７：ドレイン領域、 ８，２
１：多結晶Ｓｉ膜、 １０．２０：５ｉｓＮａ膜、
１２． １３． １５． １７． １８．１９ニレジス
トパターン、 ＦＧ：フローティングゲート、 Ｃ
Ｇ：コントロールゲート。 代理人 弁理士 杉 浦 正 知 ｎ−ｎ線吋面 ＥＰＲＯＭの袈ｉ方ｊム ■−■碌Ｊｌｉ面 ト■線断面 ＥＦＲＯＭの去造九圭 第６図Ｄ ■−■轢Ｊ４山 ｎ−ｍ目断面 ＥＰＲＯＭｔ＞ 裏造’）’ｊＬ 第６図Ｅ ■−■線１ｆｒ山 ■−■作ばｌｌ ＥＰＲＯＭの製造力；ム 第１４図Ａ 雇−■賎Ｊヶ山 ■−Ｘｌｌｆｌ直面 ＥＰＲＯＭｒ＋ 冥ｋｉｔ 方；を 第１４図Ｂ １−甜穆断山 Ｕ−’Ｘｌｌ線Ｊｆｒｌｉｂ ＥｐＲｏＭｆｌＦＧ造方壜 第１４図Ｃ １−肩線＠面 実施料Ｖ（平面口） 第１５図 第１４図Ｅ 第１８図Ａ ＥＰＲＯＭの製造方法 ４ １（ｐ） ＥＰＲＯＭの裏逗方汗 第１８図Ｅ 特許庁長官 吉 １）文 毅 殿 １、事件の表示 昭和６３年特許願第２９６８５９号 ２、発明の名称 不揮発性メモリの製造方法３゜補正
をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８）ソ ニー株式会社 代表取締役 大 賀 典 雄 ４３代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番１０号従十制 平成元年 ３月 ７日 ６、補正の対象 ７、補正の内容 方式と （１）願書を別紙の通り補正します。 （２）明細書筒３６頁１３行目の「第１４図Ｅ、を「第
１４図Ｆ」と補正します。 以 上
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図、第６図Ａ〜第６図Ｅは本
発明の実施例ＩによるＥＦＲＯＭの製造方法を工程順に
示す断面図、第７図は本発明の実施例ＨによるＥＰＲＯ
Ｍの要部の平面図、第８図は第７図の■−■線に沿って
の断面図、第９図は第７図のＩＸ−ＩＸ線に沿っての断
面図、第１０図Ａ及び第１０図Ｂは本発明の実施例■に
よるＥＦＲＯＭの製造方法を工程順に示す断面図、第１
１図は本発明の実施例■によるＥＰＲＯＭの要部の平面
図、第１２図は第１１図のｘｎ−ｘｍ線に沿っての断面
図、第１３図は第１１図のｘｍ−ｘｍ線に沿っての断面
図、第１４図Ａ〜第１４図Ｅは本発明の実施例■による
ＥＰＲＯＭの製造方法を工程順に示す断面図、第１５図
は本発明の実施例■によるＥＰＲＯＭの要部の平面図、
第１６図は第１５図のＸＶＩ−ＸＶＩ線に沿っての断面
図、第１７図は第１５図のＸ■−ＸＶＩＩ線に沿っての
断面図、第１８図Ａ〜第１８図Ｅは本発明の実施例■に
よるＥＦＲＯＭの製造方法を工程順に水す断面図、第１
９図は従来のＥＦＲＯＭの要部の断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド酸化膜、３：チャネ
ルストンプ領域、 ４：ゲート絶縁膜、５ｋｉ間絶縁
膜、 ６：ソース領域、 ７：ドレイン領域、 ８，２
１：多結晶Ｓｉ膜、 １０．２０：５ｉｓＮａ膜、
１２． １３． １５． １７． １８．１９ニレジス
トパターン、 ＦＧ：フローティングゲート、 Ｃ
Ｇ：コントロールゲート。 代理人 弁理士 杉 浦 正 知 ｎ−ｎ線吋面 ＥＰＲＯＭの袈ｉ方ｊム ■−■碌Ｊｌｉ面 ト■線断面 ＥＦＲＯＭの去造九圭 第６図Ｄ ■−■轢Ｊ４山 ｎ−ｍ目断面 ＥＰＲＯＭｔ＞ 裏造’）’ｊＬ 第６図Ｅ ■−■線１ｆｒ山 ■−■作ばｌｌ ＥＰＲＯＭの製造力；ム 第１４図Ａ 雇−■賎Ｊヶ山 ■−Ｘｌｌｆｌ直面 ＥＰＲＯＭｒ＋ 冥ｋｉｔ 方；を 第１４図Ｂ １−甜穆断山 Ｕ−’Ｘｌｌ線Ｊｆｒｌｉｂ ＥｐＲｏＭｆｌＦＧ造方壜 第１４図Ｃ １−肩線＠面 実施料Ｖ（平面口） 第１５図 第１４図Ｅ 第１８図Ａ ＥＰＲＯＭの製造方法 ４ １（ｐ） ＥＰＲＯＭの裏逗方汗 第１８図Ｅ 特許庁長官 吉 １）文 毅 殿 １、事件の表示 昭和６３年特許願第２９６８５９号 ２、発明の名称 不揮発性メモリの製造方法３゜補正
をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８）ソ ニー株式会社 代表取締役 大 賀 典 雄 ４３代理人 〒１７０ 住所 東京都豊島区東池袋１丁目４８番１０号従十制 平成元年 ３月 ７日 ６、補正の対象 ７、補正の内容 方式と （１）願書を別紙の通り補正します。 （２）明細書筒３６頁１３行目の「第１４図Ｅ、を「第
１４図Ｆ」と補正します。 以 上
Claims (1)
- 【特許請求の範囲】 １、島状のフローティングゲートの上に第１の方向に延
在するコントロールゲートが積層された構造の複数のメ
モリセルを有する不揮発性メモリの製造方法において、 その上に耐酸化膜が形成された上記島状のフローティン
グゲートを形成する工程と、 上記島状のフローティングゲートを覆い、かつ第２の方
向に延在する第１のマスクを形成し、この第１のマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行う工程と、 上記島状のフローティングゲートを覆い、かつ上記第１
の方向に延在する第２のマスクを形成し、この第２のマ
スクを用いてチャネルストップ領域形成用のイオン注入
を行う工程と、 上記耐酸化膜を酸化マスクとして選択酸化を行う工程と
、 上記島状のフローティングゲートの上に絶縁膜を介して
上記コントロールゲートを形成する工程とを具備するこ
とを特徴とする不揮発性メモリの製造方法。 ２、島状のフローティングゲートの上に第１の方向に延
在するコントロールゲートが積層された構造の複数のメ
モリセルを有する不揮発性メモリの製造方法において、 その上に耐酸化膜が形成され、かつ第２の方向に延在す
るストライプ状のフローティングゲートを形成する工程
と、 上記耐酸化膜及び上記ストライプ状のフローティングゲ
ートをマスクとしてチャネルストップ領域形成用のイオ
ン注入を行う工程と、 上記耐酸化膜を酸化マスクとして選択酸化を行う工程と
、 上記コントロールゲートを形成する工程と、上記コント
ロールゲートをマスクとして上記ストライプ状のフロー
ティングゲートをエッチングすることにより上記島状の
フローティングゲートを形成する工程と、 ソース領域及びドレイン領域形成用のイオン注入を行う
工程とを具備することを特徴とする不揮発性メモリの製
造方法。 ３、島状のフローティングゲートの上に第１の方向に延
在するコントロールゲートが積層された構造の複数のメ
モリセルを有する不揮発性メモリの製造方法において、 その上に耐酸化膜が形成され、かつ上記第１の方向に延
在するストライプ状のフローティングゲートを形成する
工程と、 上記ストライプ状のフローティングゲートをマスクとし
てチャネルストップ領域形成用のイオン注入を行う工程
と、 上記耐酸化膜を酸化マスクとして第１の選択酸化を行う
工程と、 第２の方向に延在するマスクを形成し、このマスクを用
いて上記ストライプ状のフローティングゲート及び上記
第１の選択酸化により形成されたフィールド酸化膜をエ
ッチングすることにより上記島状のフローティングゲー
トを形成するとともに、上記フィールド酸化膜を選択的
に除去する工程と、 上記マスクを用いてソース領域及びドレイン領域形成用
のイオン注入を行う工程と、 上記耐酸化膜を酸化マスクとして第２の選択酸化を行う
工程と、 上記コントロールゲートを形成する工程とを具備するこ
とを特徴とする不揮発性メモリの製造方法。 ４、島状のフローティングゲートの上に第１の方向に延
在するコントロールゲートが積層された構造の複数のメ
モリセルを有する不揮発性メモリの製造方法において、 その上に耐酸化膜が形成され、かつ第２の方向に延在す
るストライプ状のフローティングゲートを形成する工程
と、 上記ストライプ状のフローティングゲートをマスクとし
てソース領域及びドレイン領域形成用のイオン注入を行
う工程と、 上記耐酸化膜を酸化マスクとして第１の選択酸化を行う
工程と、 上記コントロールゲートを形成する工程と、上記コント
ロールゲートをマスクとして上記ストライプ状のフロー
ティングゲートをエッチングすることにより上記島状の
フローティングゲートを形成する工程と、 上記コントロールゲートをマスクとしてチャネルストッ
プ領域形成用のイオン注入を行う工程と、上記耐酸化膜
を酸化マスクとして第２の選択酸化を行う工程とを具備
することを特徴とする不揮発性メモリの製造方法。 ５、島状のフローティングゲートの上に第１の方向に延
在するコントロールゲートが積層された構造の複数のメ
モリセルを有する不揮発性メモリの製造方法において、 その上に耐酸化膜が形成され、かつ第２の方向に延在す
るストライプ状のフローティングゲートを形成する工程
と、 上記ストライプ状のフローティングゲートをマスクとし
てソース領域及びドレイン領域形成用のイオン注入を行
う工程と、 上記耐酸化膜を酸化マスクとして第１の選択酸化を行う
工程と、 上記第１の方向に延在するマスクを形成し、このマスク
を用いて上記ストライプ状のフローティングゲート及び
上記第１の選択酸化により形成されたフィールド酸化膜
をエッチングすることにより上記島状のフローティング
ゲートを形成するとともに、上記フィールド酸化膜を選
択的に除去する工程と、 上記マスクを用いてチャネルストップ領域形成用のイオ
ン注入を行う工程と、 上記耐酸化膜を酸化マスクとして第２の選択酸化を行う
工程と、 上記コントロールゲートを形成する工程とを具備するこ
とを特徴とする不揮発性メモリの製造方法。 ６、上記フローティングゲートの側壁にサイドウォール
スペーサを形成した後に上記チャネルストップ領域形成
用のイオン注入を行うことを特徴とする請求項１、２、
３、４又は５記載の不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296859A JPH02143464A (ja) | 1988-11-24 | 1988-11-24 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296859A JPH02143464A (ja) | 1988-11-24 | 1988-11-24 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143464A true JPH02143464A (ja) | 1990-06-01 |
Family
ID=17839087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296859A Pending JPH02143464A (ja) | 1988-11-24 | 1988-11-24 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973355A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
| KR100450828B1 (ko) * | 1994-03-31 | 2004-12-04 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성반도체기억장치의제조방법 |
-
1988
- 1988-11-24 JP JP63296859A patent/JPH02143464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450828B1 (ko) * | 1994-03-31 | 2004-12-04 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성반도체기억장치의제조방법 |
| US5973355A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
| US5972750A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
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