JPH02143747A - 通信システム用交換回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、補助ラインを含むと共に各々が１本の中継線
を有するｍ／１ステージを具え、空間分割型多重交換回
路網のように構成されている通信システム用交換回路網
であって、セルを時間分割多重アクセス法に従って伝送
し、交換されたセルをセルヘッダに含まれるルーチン情
報に基づいて通過させ、ルーチン情報と中継線のアドレ
スとが整合する場合前記補助ラインに到来するセルを中
継線用に設けたバッファに書込み、各ｍ／１ステージが
決定回路を含む通信システム用交換回路網に関するもの
である。この交換回路網は、非同期時間分割多重アクセ
ス法に基づいて使用するのに特に好適である。

（従来の技術） 通信回路網を経て伝送されているデータトラフィク量が
増大している。データトラフィクを管理するため、デー
タトラフィク用及び電話トラフィク用に個別の交換器系
が用いられている。伝送すベきデータ信号のデータ速度
が多様な異なる値をとる場合があるため、単一の回路網
接続においてデータ交換と電話交換とを結合することは
ほとんど不可能である。

欧州技術出願（公開番号０１８３５９２号）には、メツ
セージが複数のセルに副分割され非同期時間分割多重ア
クセス法に従って広帯域通信リンクに送信される広帯域
伝送システムが提案されている。このシステムにおいて
、セルは同−長又は異なる長さを有する場合がある。セ
ルは有用な情報とアドレス情報とで構成され、アドレス
情報はヘッダに付加されている。セルのビット数は、有
用情報用の標準ビット長として１２０　ビットと２５６
ビツトとの間の値に設計され、ヘッダ用には３２又は１
６ビツトに設計されている。セルが伝送される時間期間
はフレームとして設計されている。フレームは空の場合
又は有効セルを有する場合がある。

広帯域伝送システムの２個の加入者間には、加入者の回
路装置によって送信されたセルが特有のへラダコードを
有し、このコードによって交換接続網がセルを正確に伝
送できるように構成されている。引き込み線から接続網
に到来したセルは、ヘッダを変換することによって一方
向中継線まで伝送される。単一フレームの期間中に２個
又はそれ以上のセルが同一の一方向中継線に到来するお
それがあるため、いわゆる待ちバッファが交換接続網に
設けられたている。そして、これらセルのうち１又はそ
れ以上のセルは、自由なフレームを用いることができる
ようになるまで待ちバッファに記憶される。

待ちバッファ装置の観点において、集中緩和システムの
交換接続（例えば、欧州特許出願（公開番号０１８３５
９２号）から既知である）と非集中で緩和する交換接続
とがある。集中緩和システムにおいては、ただ１個のバ
ッファを用い、各入力ラインからセルをバッファに引き
渡し、バッファに記憶したセルの内容を再び出力線に読
み出している。非集中緩和システムは、セルが入力端で
単に記憶され又は出力側にバッファが単に配置され、或
いは入力バッファ及び出力バッファを有しているにすぎ
ない点において相違する。このような関係においては、
交換回路網の緩和システムは、交換回路網の各接続網に
バッファが割り当てられている場合をいうものといえる
。

ドイツ国特許第３８２３８８７０．６号公報では、ｍ／
１ステージを具える交換回路網が提案されている。この
交換回路網では、空間分割多重交換回路網と同様に、補
助ラインが列方向に配置され、中継線が行方向に配置さ
れ、各ｍ／１ステージに対してｍ個の補助ラインと１個
の出力ラインとが接続されている。ｍ／１ステージの各
補助ラインに対して、ヘッダに含まれている情報を評価
するそれ自身用の評価論理回路が割り当てられている。

各補助ラインはセルを収容するバッファが接続され、こ
のバッファ用の比較器が、アドレスメモリに記憶されて
いる中継線のアドレスとヘッダに含まれているルーチン
情報との整合性を確認し、一致している場合補助ライン
に発生したセルをバッファに供給している。ｍ／１ステ
ージの種々の補助ラインにセルが同時に入力しこれらセ
ルがこのステージの中継線用のものである場合、これら
のセルをバッファに同時に転送することができる。そし
て、これらセルの内容は、バッファメモリから順次読み
出され中継線に順次に書き込まれる。このために、各ｍ
／１ステージに決定回路が割り当てられ、この決定回路
によって交換されるべき中継線の順序が決定される。こ
の順序は中継線の空間回路装置によって決定される。種
々のセルがｍ／１ステージの補助ラインに入力し、これ
らセルがこのステージの中継線用のものでありバッファ
に待機状態で記憶されている場合、この状況も考慮する
。

従って、本発明の目的は明細書冒頭部で述べた交換回路
網の性能を改良することにあり、ｍ／１ステージのバッ
ファに形成した待機状態を一層優れた態様で処理するこ
とにある。この処理は、同一中継線用のセルが順次入力
する場合これらセルが到来した順序に従って該ｍ／１ス
テージから出力することも意味する。

上記目的は、特許請求の範囲の請求項１に記載した特有
の構成を有する交換回路網により達成される。

本発明の種々の実施態様を各請求項に記載する。

（実施例） 以下図面に基づき本発明の詳細な説明する。

第１図は出力側にバッファＰを有するｎ個のｍ／１ステ
ージを具える交換回路網を示す。補助ラインＺ１・・・
・・・Ｚ、を介して到来するセルは、中継線Ａ１−八〇
のうちの１個を経てヘッダに形成されているルーチン情
報に基づいて交換する。ｍ／１ステージＳは適切に構成
されており、セルは到来すると同時に又は実質的に同時
に補助ライン上で有効なものとされ、そのルーチン情報
に基づき例えば中継線＾１用のものとされ、到来後直ち
にバッファＰに記憶される。セルは、次にバッファから
中継線Ａ、上に順次読み出される。

第２図はｍ／１ステージＳの一例の構成を示す。

補助ラインＺＩ・・・・・・Ｚｏをｍ／１ステージの入
力側に接続する。補助ラインに到来するセルを中継線に
伝送する。各補助ラインＺ１・・・・・・Ｚｏに対して
比較器Ｃ及びバッファＢを接続する。これらバッファは
第１図に線図的に示したバッファＰを構成する。バッフ
ァＢの出力部を、このｍ／１ステージの中継線Ａに全て
接続する。クロック回路Ｔにおいて入力クロック信号Ｃ
Ｌに基づきｍ／１ステージを時間的に制御するのに必要
なりロック信号を発生する。これらクロック信号はセル
スタート信号ＯＳ、セルバースト信号ＢＢ及び一連のス
イッチング信号Ａｉである。セルスタート信号及びセル
バースト信号８Ｂは、セルのバッファＢへの書込みを制
御する。比較器Ｃの比較入力部に、関連する中継線Ａの
アドレスを含むアドレスメモリＬを接続する。アドレス
メモリＬに記憶され中継線Ａのアドレスを識別するビッ
トサンプルは、このｍ／１ステージの全ての比較器につ
いて同一のものとする。

制御論理回路をバッファＢに接続する。この回路は第１
のフリップフロップＦＦ、及び第１のアンドゲートＵ１
を有している。フリップフロップＦＦ。

のセット入力部を比較器Ｃの出力部に接続し、セルスタ
ート信号ＢＳをフリップフロップＦＦ、のクロック入力
部に供給する。フリップフロップＦＦ、の非反転出力部
をＦＩＦＯメモリの入力部に接続し、このＦＩＦＯメモ
リの情報をバッファＦＦ３　に読み込む。

このバッファは非反転出力部及びクロック入力部を有す
るフリップフロップとして本発明の交換回路網内に配置
する。バッファＦＦ、の出力部を決定回路ＣＡに接続す
る。さらに、フリップフロップＦＦ、の出力部を第１の
アンドゲートＵ、の第１入力部に接続し、このアンドゲ
ートの第２入力部にセルバースト信号８Ｂを供給する。

第１アンドゲートＵ１の出力部を大力バッファＢの書込
み制御入力部に接続する。この制御論理回路は、さらに
第２フリップフロップＦＦ２及び第２アンドゲートＵ２
を含んでいる。第２アンドゲートｕ２の第１入力部もセ
ルバースト信号ＢＢが供給しされ、フリップフロップ　
ＦＦ２のクロック入力部はセルスタート信号ＢＳを受信
する。第２７リツプフロツブＦＦ２の非反転出力部を第
２アンドゲートＵ２の第２入力部に接続し、このアンド
ゲートの出力部をバッファＢの入力部に接続し、このア
ンドゲートＩＪ２からの信号に基づいてバッファＢの読
み出しを行うことができる（続出制御入力部）。フリッ
プフロップＦＦ２の反転出力部をバッファＢの入力部に
接続し、信号Ｄεが発生する場合この反転出力部を介し
てバッファの読み出しを阻止することができる（続出阻
止入力部）。

フリップフロップＦＦ、の出力部を多重オア回路Ｏ８に
も接続し、このオア回路の入力部には残りの補助ライン
ＺＩ・・・・・・Ｚｎ　と関連する論理回路のフリップ
フロップＦＦ、　　も接続する。多重オア回路Ｏ８の出
力部を第３アンドゲートＵ３の第１人内部に接続し、こ
のアンドゲートの第２入力部にセルスタート信号ＢＳを
供給する。アンドゲート１３の出力部をＦＩＦＯメモリ
のクロック入力部に接続し、このＦＩＦＯメモリの読出
制御入力部に第４アンドゲート（Ｕ１…Ｕ１６）［１４
の出力部を接続する。セルスタート信号を第４アンドゲ
ート（Ｕ１…Ｕ１６）０４の第１入力部に供給し、一連
のスイッチング信号Ａｅを第２入力部に供給する。この
スイッチング信号列Ａｅは、クロック回路Ｔで発生した
一連のスイッチング信号＾１を決定回路ＣＡに供給しこ
の決定回路において遅延及び反転した信号列である。セ
ルスタート信号をバッファＦＦＩのクロック入力部にも
供給する。

この回路装置を適切に作動さ辻るため、補助ラインＺ１
・・・・・・Ｚ、上の全てのデータは同期ヘッダを有す
るものとする。各比較器Ｃは、関連する補助ラインに到
来したデータをメモリしに記憶されている中継線Ａのア
ドレスと順次比較する。ルーチン情報が発生したとき、
この結果をセルスタート信号ＢＳと共に第１フリップフ
ロップＦｈ　に同時に記憶する。ルーチン情報が中継線
Ａのアドレスと整合すると、第１フリップフロップの非
反転出力部で発生する論理状態の結果として、セルバー
スト信号が同時に供給される第１のアンドゲート（Ｕ１
…Ｕ１６）Ｕがオープンする。この結果、補助ラインを
経て到来するデータをバッファ已に書き込むための書込
信号Ｓｌが発生する。同時に、論理値１がメモリＦＩＦ
Ｏに書き込まれる。多重オア回路Ｏ８の動作は次のよう
にして行う。任意の補助ラインにセルが存在しｍ／１ス
テージの少なくとも１個のＦＩＦＤメモリに論理値１が
書き込まれた場合、セルが存在しない補助ラインＺ１・
・・・・・Ｚ、の各々については論理値０をメモリ　Ｆ
ＩＦＯに書き込む。この場合、関連するフリップフロッ
プ１の論理状態は多重オフ回路を経て全てのアンドゲー
ト（Ｕ１…Ｕ１６）０３並びに全てのメモリＦＩＦＯの
クロック入力部に入力し、アンド回路Ｕ３の出力信号に
よって第１フリップフロップ１の各出力部で有効に発生
した論理状態がメモリＰＩＦＯに書き込まれる。このよ
うにして、補助ラインへのセルの発生順序がメモリＰＩ
ＦＯに記憶される。ただし、いかなる補助ライン上にも
セルが生じない期間は例外となる。けだし、その場合Ｆ
ＩＦＤメモリのクロック入力部にいかなる信号も到来し
ないからである。

決定回路［Ａは、バッファＦＦ３に１が記憶されている
補助ラインに対して出力ラインＡを周期的に割り当てる
。そして、次の位置が全てのＦＩＦＯメモリから読み出
されその結果が各バッファＰＦ３に記憶されると、この
サイクルは終了する。決定回路ＣＡのサイクルの終了は
、この決定回路ＣＡによって発生するスイッチング信号
列Ａｅがその出力においてローからハイに変化すること
により指示される。

この一連のスイッチング信号Ａｅは、アンド回路Ｕ。

の各第２入力部に供給される。

決定回路ＣＡの出力部における正の決定を各フリップフ
ロップＦＦ２　に記憶する。このフリップフロップＦＦ
２の出力部に発生する論理状態によりセルバースト信号
８Ｂが同時に発生すると、関連するアンドゲートＵ２が
オープンし、このアンドゲートの出力信号ＳＯによって
バッファＢＢの内容が中継線Ａに読み出される。この場
合、別の補助ラインの論理回路のバッファは、各フリッ
プフロップＦＦ、の出力部からの出力ＯＥによって阻止
する。゛セル到来／セル非到来”情報を記憶するＦＩＦ
Ｏメモリの容量は、待ちライン長によって制限される。

一方、この容量の大きさは回路技術の見地から確立する
ことはできないが、セルの到来処理の統計的特性によっ
てだけ決定される。この容量の大きさは、信号源のトラ
フィック比の予測又は評価に基づき待ちライン理論の従
来の型式に基づいて定める。

このように、決定回路ＣＡはバッファＦＦ、の論理状態
に従って作動する。中継ラインＡへの割り当ては各論理
状態に従って行われる。従って、論理状態が０であるこ
とを表示するバッファＦＦ３の出力部の信号は、特別評
価されないことになる。

第３図は補助ラインが１６本の１６７１ステージ用の決
定回路ＣＡの実施例を示す。この決定回路ＣＡは同一構
造の個別の論理回路ＬＣＡで構成され、各論理回路を第
２図に示す回路装置の各バッファＦＦ、の出力部にそれ
ぞれ接続する。

バッファＦＦ３．専用の論理回路は信号線でトリガされ
るＤ形フリップフロップ叶Ｆ１を有し、その入力部にア
ンドゲート（Ｕ１…Ｕ１６）ＵＣＡＩの出力部を接続し
、このアンドゲート（Ｕ１…Ｕ１６）ｔｌｃＡｌの第１
入力部をバッファＦＦ３１の出力部に接続する。このＤ
形フリップフロップＤＦＦＩの反転出力部をオアゲート
ＮＯＲＩに接続し、その非反転出力部をオアゲートＯＣ
ＡＩに接続する。ノアゲートの出力部は、決定回路ＣＡ
の出力部ＡＣＡＩ。

ＡＣＡ２．　・・・を構成し、第２図に示す回路装置の
バツファＢの制御論理回路の関連する入力部に接続され
る。Ｄ形フリップフロップ０ＦＦ２・・・ＤＦＦ１６　
はオアゲートを経て前段のＤ形フリップフロップＤＦＦ
Ｉ・・・ＤＦＦ１５の非反転出力部に接続されているの
で、個々のＤ形フリップフロップは直列接続されている
と考えることができる。

決定回路ＣＡの第１のクロック入力部において、クロッ
ク回路Ｔで発生したスイッチング信号列Ａｉが有効なも
のとなる。比較器Ｃの比較結果は常時メモリＦＩＦＯの
第１位置に位置するが、この比較結果がバッファＦＦ３
（ＦＦ３１…ＦＦ３１６）に転送された後スイッチング
信号Ａｉにローからノ＼イに移行する正のエツジが発生
する。決定回路ＣＡ内において、スイッチング信号列Ａ
＋を各オアゲート０ＣＡ１…ＯＣＡ１６の入力部に供給
すると共に、第１のＤ形フリップフロップ叶Ｆ１のクロ
ック入力部にも供給する。決定回路ＣＡの出力部で発生
しオアゲートＵＣＡ１６の出力部から到来する出力信号
は、インバータＩＮを通過した後一連のスイッチング信
号Ａｅとして決定回路ＣＡの別の入力部に戻ると共に、
アンドゲート［１１・・・Ｌｌ１６の第２入力部にも供
給される。さらに、この出力信号は通信システムの別の
決定回路にも供給できる。

できる。

最後に、上述した決定ロジックの作動モードをさらに説
明する。サイクルが終了し、バッファＦＦ３１…ＦＦ３
１６からの新しい情報が決定回路の入力部に供給される
ものとする。一連のスイッチング信号Ａｉは論理状態“
ロー”を有し、全てのＤ形フリップフロップＤＦＦＩ・
・・０ＦＦ１６はこの論理状態“口”を記憶している。

従って、論理状態“）＼イ”を有する一連のスイッチン
グ信号Ａｅがアンドゲート（Ｕ１…Ｕ１６）ＵＣＡＩ・
・・ＵＣＡ１６の各第２入力部に供給され、これらアン
ドゲートは関連するカウンタが零を超える出力状態を指
示すると切り換えられることになる。

一連のスイッチング信号にローからハイに切り換わるエ
ツジが発生すると、この信号はオアゲートＵＣＡ１６で
ゲート遅延を受は決定回路ＣＡを通過し、入力データが
Ｄ形フリップフロップＤＦＦＩ、　　・・・　叶Ｆ１６
に転送される。この結果、各フリップフロップは、関連
するカウンタに零を超える初期の計数値が指示され、そ
の非反転出力部に“ハイ”の論理状態を出力する。イン
バータＩＮで遅延された後、一連のスイッチング信号へ
ｅは論理状態“ロー”を占め、全てのアンドゲートｌＩ
ＣＡｌ〜ＵＣＡ１６は非動作状態となる。Ｄ形フリップ
フロップをクロック制御するのに十分な時間周期が経過
した後、一連のスイッチング信号Ａｉは論理状態“ロー
”となる。

このハイからローに切り換わる負のエツジは、オアゲー
トの直接接続を経て“ハイ”の論理状態が記憶されてい
る第１のＤ形フリップフロップに到達する。これにより
、Ｄ形フリップフロップの反転出力部における切り換え
られた出力信号は、関連する／アゲートを経て出力部Ａ
ＣＡに送出される。

出力部ＡＣＡからの出力信号により、第１図に示す回路
の第２のフリップフロップＦＦ２を介して関連するバッ
ファ已に記憶されているデータを中継線Ａに読み出すこ
とができる。関連するＤ形フリップフロップは、その非
反転出力部に“ハイ”状態が発生と同時に信号が到来す
るのが阻止される。

けだし、“ハイ”状態はオアゲートの後まで保持される
からである。活性化されたバッファからデータが読み出
された後、スイッチング信号Ａｉの新しいローからハイ
に”切り換わる正のエツジがクロック回路で発生する。

この結果、“ハイ”状態にあったＤ形フリップフロップ
がリセットされ論理状態“ロー”を占める。スイッチン
グ信号Ａｉが再び論理状態“ロー”を占めると、関連す
るＤ形フリップフロップに論理状態“′ハイ”が記憶さ
れている次のバッファの記憶内容を読み出すことができ
る。そして、論理状態“ハイ″を有する最後のＤ形フリ
ップフロップがリセットされるまで、このサイクルが続
行される。スイッチング信号Ａｉの次の正のエツジを用
いて再び入力データをＤ形フリップフロップ叶Ｆ１・・
・ＤＦＦ１６に転送することができる。このエツジは、
スイッチング信号Ａｉの正のエツジの固定パターン内で
立ち下がる。

【図面の簡単な説明】

第１図は出力側にバッファを有するｎ個のｍ／ｌステー
ジを具える交換回路網を示すブロック図、第２図はｍ／
１ステージの一例の構成を示す回路図、 第３図は決定回路の一例の構成を示す回路図である。 Ｚｌ・・・２ｍ・・・補助ライン　　Ａ１・・・Ａｎ・
・・中継線Ｓ・・・ｍ／１ステージ　　　Ｂ、　　Ｐ・
・・バッファＣ・・・比較器 ＦＦｌ−ＦＦ３・・・フリップフロップＵｉ−［４・・
・　アンドゲート Ｏ８・・・多重オア回路　　　ＦＩＦＯ・・・メモリＣ
Ａ・・・決定回路 Ｆｉｇ、２

Claims (1)

1. 【特許請求の範囲】 １、補助ライン（Ｚ１…Ｚｍ）を含むと共に各々が１本
   の中継線（Ａ）を有するｍ／１ステージを具え、空間分
   割型多重交換回路網のように構成されている通信システ
   ム用交換回路網であって、セルを時間分割多重アクセス
   法に従って伝送し、交換されたセルをセルヘッダに含ま
   れるルーチン情報に基づいて通過させ、ルーチン情報と
   中継線のアドレスとが整合する場合前記補助ラインに到
   来するセルを中継線（Ａ）用に設けたバッファ（Ｂ）に
   書込み、各ｍ／１ステージが決定回路（ＣＡ）を含む通
   信システム用交換回路網において、各ｍ／１ステージの
   各補助ライン（Ｚ１…Ｚｍ）にメモリ（ＦＩＦＯ）を割
   り当て、このメモリにルーチン情報と中継線（Ａ）のア
   ドレスとの比較結果を供給し、前記メモリ（ＦＩＦＯ）
   の内容を決定回路（ＣＡ）に供給し、この決定回路が上
   記内容に基づきバッファ（Ｂ）に記憶されているセルを
   読み出す順序を決定するように構成したことを特徴とす
   る通信システム用交換回路網。 ２、各ｍ／１ステージにおけるルーチン情報と中継線の
   アドレスとの比較結果を、全ての補助ライン（Ｚ１…Ｚ
   ｍ）に共通する多重オア回路（ＯＳ）を経てアンド回路
   （Ｕ３）に供給し、このアンド回路の出力部をメモリ（
   ＦＩＦＯ）の書込制御入力部に接続したことを特徴とす
   る請求項１に記載の通信システム用交換回路網。 ３、バッファ（ＦＦ３）を前記メモリ（ＦＩＦＯ）の出
   力部に接続し、前記メモリ（ＦＩＦＯ）の内容をバッフ
   ァ（ＦＦ３）に周期的に読み出し、このバッファ（ＦＦ
   ３）の状態を前記決定回路で評価することを特徴とする
   請求項１に記載の通信システム用交換回路網。 ４、各ｍ／１ステージに比較器（Ｃ）を配置して中継線
   （Ａ）のアドレスをルーチン情報と比較し、各比較器を
   第１のフリップフロップ（ＦＦ１）に接続し、このフリ
   ップフロップの出力部を前記メモリ（ＦＩＦＯ）の入力
   部及び第１アンドゲート（Ｕ１）の入力部に接続し、第
   １アンドゲートの出力部をバッファ（Ｂ）の制御入力部
   に接続し、前記第１フリップフロップ（ＦＦ１）の出力
   部をさらにｍ／１ステージの全ての補助ライン（Ｚ１…
   Ｚｍ）に共通の多段オア回路（ＯＳ）の入力部に接続し
   たことを特徴とする請求項２又は３に記載の通信システ
   ム用交換回路網。 ５、各ｍ／１ステージが別のフリップフロップ（ＦＦ２
   ）を含み、このフリップフロップの出力部を決定回路（
   ＣＡ）に接続し、その出力部を別のアンドゲート（Ｕ２
   ）を経て前記バッファ（Ｂ）の別の入力部に接続し、こ
   のアンドゲート （Ｕ２）を介してバッファ（８）の入力内容を読み出す
   ことができるように構成したことを特徴とする請求項４
   に記載の通信システム用交換回路網。 ６、前記決定回路ＣＡ（において、論理回路（ＬＣＡ）
   を各バッファ（ＦＦ３１…ＦＦ３１６）に割り当て、決
   定回路（ＣＡ）が、バッファ（ＦＦ３１…ＦＦ３１６）
   の出力の論理状態に応じて関連するバッファの読み出し
   を制御することを特徴とする請求項２から５までのいず
   れか１項に記載の通信システム用交換回路網。 ７、決定回路（ＣＡ）の各論理回路（ＬＣＡ）がフリッ
   プフロップ（ＤＦＦ１…ＤＦＦ１６）を具え、この入力
   部をアンドゲート（Ｕ１１…Ｕ１６）を経て関連するバ
   ッファ（ＦＦ３１…ＦＦ３１６）に接続し、上記フリッ
   プフロップの出力部をオアゲート（ＯＣＡ１…ＯＣＡ１
   ６）及びノアゲート（ＮＯＲ１…ＮＯＲ１６）に接続し
   たことを特徴とする請求項６に記載の通信システム用交
   換回路網。 ８、第１のスイッチング信号列（Ａｉ）を前記オアゲー
   ト（ＯＣＡ１…ＯＣＡ１６）及びオアゲート（ＮＯＲ１
   ）の入力部に接続し、各オアゲート（ＯＣＡ１…ＯＣＡ
   １５）の出力部を後段の各オアゲート（ＯＣＡ２…ＯＣ
   Ａ１６）の入力部に接続し、最後部のオアゲート（ＯＣ
   Ａ１６）から第２のスイッチング信号列（Ａｅ）を発生
   し、この第２のスイッチング信号列を前記アンドゲート
   （Ｕ１…Ｕ１６）の第２入力部及びアンドゲート（Ｕ４
   ）に供給し、このアンドゲート（Ｕ４）の出力部を前記
   メモリ（ＦＩＦＯ）の読出制御入力部に接続したことを
   特徴とする請求項７に記載の通信システム用交換回路網
   。