JPH0748745B2 - アダプタ間のパケツト転送方法、競合解消装置、及びトークン・リング装置 - Google Patents

アダプタ間のパケツト転送方法、競合解消装置、及びトークン・リング装置

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JPH0748745B2
JPH0748745B2 JP1211548A JP21154889A JPH0748745B2 JP H0748745 B2 JPH0748745 B2 JP H0748745B2 JP 1211548 A JP1211548 A JP 1211548A JP 21154889 A JP21154889 A JP 21154889A JP H0748745 B2 JPH0748745 B2 JP H0748745B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、高速の音声・データ統合パケット・スイッチ
ング・ノードに関する。本発明は、いくつかのスイッチ
ング・ノードを持つネットワークを通じて音声及びデー
タのパケットを伝える方法に関する。
B.従来技術 今日の通信システムのトレンドは、データ・トラフィッ
クはパケット・スイッチング技術によって運び、音声に
ついては回線スイッチング技術を用いることにある。従
来、パケット・スイッチングによって提供される統計的
マルチプレクシングによって、パケット・スイッチング
はインターラクティブ・データのような突発性をもつト
ラフィックに理想的に適したものになると論じられてい
た。音声のような定常ストリームをなすトラフィックの
場合には、パケットごとに必要とされるノード処理のオ
ーバーヘッドが統計的マルチプレクシングによって達成
されるいかなるバンド幅の節約をも上回りかねないの
で、回線スイッチング技術の方がより適切である。1970
年代後半に様々な研究・テストがなされたが、以下の文
献はその代表例である。
1.D.Cohen著，“A protocol for packet switching voi
ce communication,"Computer Networks,Vol.2,pp.320−
331,1978年． 2.C.J.Weinstein,J.W.Forgie共著，“Experience with
speech communication in packet networks,"IEEE Jour
nal on Selecter Areas in Com.,Vol.SAC−1,No.6,pp.9
63−980,1983年12月． 3.D.Conrads,P.Kermani共著，“A feasibility study o
f using store−and−forward data communication net
works to transmit digitized speech,"IBM Research R
eport,RC 9157,1981年10月． これらの研究のほとんどどれもが、パケット・スイッチ
ングが音声に適すると決論づけることに失敗している。
なぜなら、データ転送用に開発された汎用パケット・ス
イッチング技術（SNA、ARPA）を使おうとしたからであ
る。
4.J.D.Atkins著，“Path control−the network layer
of System Network Architecture,"in Computer Networ
k Architecture and Protocols,New York:Plenum,1982
年,ch.11. 5.J.M.McQuilliam,D.C.Walden共著，“The ARPA networ
k design decisions,"Computer Networks,Vol.1,pp.243
−289,1977年． これらの方法は汎用プロセッサを用いてパケット・スイ
ッチングをソフトウェアで行っており、その結果、音声
の場合には十分なスループットを得ることができなかっ
た。
音声のパケット・スイッチングの真の可能性を認識した
最初の研究は、J.S.Turner,L.F.Wyatt共著，“A Packet
Network Architecture for integrated Services,"Glo
be Comm 1983,pp.2.1.1.−2.1.6.に記載されている。こ
の論文では、パケット・スイッチング・ファンクション
を専用ハードウェアにオフ・ロードする基本的なアイデ
アが提示されている。米国特許第4494230号明細書で開
示されている通信方法及びパケット・スイッチング・シ
ステムでは、高速デジタル・トランクによって相互に結
ばれたパケット・スイッチング・ネットワークによっ
て、論理アドレスと音声／データ情報を含むパケットが
システム内を通信される。この特許発明のやり方では、
パケットをその宛先にルートするのに必要とされる物理
的及び論理的アドレスをすべてのコントローラに分配す
るために、中央プロセッサが必須とされている。この分
配は、コール・セットアップの時点で行われる。パケッ
トが入力トランクに到着すると、アドレス変換及びテー
ブル・ルックアップが実行され、スイッチング・ネット
ワークを通ずる出力トランクへの当該パケットのルーデ
ィングが可能になる。パケットがスイッチング・ネット
ワークに一旦入ってしまうと、セルフ・ルーディングの
コンセプトが使用され、それによってさらなるテーブル
・ルックアップや処理を必要とせずに当該パケットを適
当な出力トランクへルートすることが可能になる。した
がって、この発明はコール・セットアップ・プロトコー
ルを必要とする結果、プロトコールの複雑さが増大す
る。また、この発明は1.5メガビットのリンクしかサポ
ートしない。さらに、この発明は、カスタムVLSIチップ
を使うデザインを必要とするマルチステージ・スイッチ
ング・ネットワークを使用している。米国特許第448828
9号及び同第4491545号はどちらも上記特許発明のシステ
ムを詳述するものであり、上記特許発明と同様の評があ
てはまる。米国特許第4512011号も同様の内容である
が、スイッチング・ネットワークの複製によって達成さ
れる優れた信頼性を具備している。
米国特許第4539676号の発明は、バルク・データ及び音
声の転送には回線スイッチングを用いる一方、突発性
（bursty）データの転送にはパケット・スイッチングを
用いている。したがって、２つの別個のセグメントが必
須である。伝統的な回線スイッチ・セグメントとパケッ
ト・スイッチ・セグメントである。
米国特許第4573151号の発明は、音声の転送に回線スイ
ッチングを用いつつ、リモート・ライン・スイッチから
セントラル・オフィスへあるスーパーバイザリ、コント
ロール情報を転送するときのみパケット・スイッチング
を用いている。
米国特許第4400587号の発明は、回線スイッチング・ネ
ットワークのみを用いるコール式分散システムにおける
リルーティング・コールを扱っている。
米国特許第4307446号明細書には、デジタル・デバイス
を相互接続するデジタル・ネットワークが開示されてい
る。このネットワークは１〜22のエクスペンダと22〜１
のマルチプレクサを持ち、それらが結ばれてスイッチン
グ・ネットワークを形成している。各スイッチング・デ
バイスは、２つの入力ポートと１つの出力ポートだけを
コントロールできるか、またはその逆かである。ソース
・アドレスはアービトレーションのために必要である。
この発明では、特定宛先からのソース・アドレスが当該
特定ソースからの宛先アドレスであることを要請する。
また、ソースと宛先の間で唯一の予定されたパスのみが
使用されることも要請している。該明細書で開示されて
いるネットワークはジェネリックなパケット・スイッチ
ング・ネットワークであることを意図してはいない。
したがって、カスタムVLSIチップを用いずに1Gビット台
のノード・スループットを提供することのできる、簡素
かつコスト効率のよい、プライベート・インテグレーテ
ッド・音声／データ・パケット・スイッチング・ネット
ワークが求められている。さらに、コール・セットアッ
プを必要とせずに並列伝送バスでパケットを伝送する方
法も求められている。
なお、以下で説明する本発明の動作環境は、1986年10月
30日付のIBM Research Report RC122771に記載されてい
る。このレポートは、I.Cidon,I.Gospal,H.Meleisの共
著であり、タイトルは“PARIS:An Approach to Integra
ted Private Netwowrks"である。
C.発明が解消しようとする問題点 本発明は、パケット化された音声及びデータを伝送する
ための、コスト効率がよく、かつ高速の（例えば1Gビッ
ト／秒を越す）通信ネットワークを提供することを目的
とする。
D.問題点を解決するための手段 本発明は、並列通信バスを通じてソース・アダプタのFI
FOメモリから宛先アダプタのFIFOメモリにパケットを転
送する方法を提供する。この方法では、パケットが１ク
ロック・サイクルにつき１ワードずつソース・アダプタ
のFIFOメモリから読み出される。該パケットのすべての
ワードは連続するクロック・サイクルの間に送信され
る。該パケットのリンク・アドレスは、先頭ワードの中
に登場する。該パケットの先頭ワード及び最終ワードが
識別される。該バスにアクセスし得るすべてのアダプタ
において、該パケットの先頭ワード中のリンク・アドレ
スと当該アダプタ自身のアドレスとが比較される。先頭
ワード中のリンク・アドレスがあるアダプタのリンク・
アドレスと一致したなら、当該パケットのワードが当該
宛先アダプタのFIFOメモリに書き込まれていく。
また、本発明は、通信バスにアクセスする複数のアダプ
タの間での競合（コンテンション）を解消するための装
置をも提供する。この装置は、いくつかのセルを環状に
配列し、ｉ番目のセルの出力は（ｉ＋１）番目のセルの
入力となるようにしている。各々のセルは対応するアダ
プタと関連づけられている。各セルは、トークンをスト
アするための手段とトークン転送論理回路を具備してい
る。ストア手段は、対応するアダプタがバスへのアクセ
ス権を持つことを示すトークンをストアするのに用いら
れる。該ストア手段は、先にここへのトークンのストア
が行われた場合でかつ他のアダプタの何れもが通信バス
へのアクセスをリクエストしないとき、または同場合で
かつ対応するアダプタ自身が通信バスへのアクセスをリ
クエストするときに、トークンをストアする。ストア手
段はまた、当該セルに向けてトークンが送信中であって
かつ対応するアダプタが通信バスへのアクセスをリクエ
ストするときにも、トークンをストアする。トークン転
送論理回路は、バスへのアクセスをリクエストするアダ
プタに対応するセルへトークンを転送するのに用いられ
る。所与のセルの上記回路は、対応するアダプタが通信
バスへのアクセスをリクエストしない場合でかつ当該セ
ルに向けてトークンが送信されつつあるとき、または同
場合でかつ当該セルがそのストア手段にトークンをスト
アしているときに、トークンを転送する。したがって、
所与のセルのトークン転送論理回路は、クロック・パル
スを待つことなしに別のセルに向けてトークンを送信す
ることが可能になる。その結果、１クロック・サイクル
の間に、トークンがバスへのアクセスをリクエストする
アダプタに対応するセルに向けて、多数のセルを通過す
ることが可能になる。また、本発明は、あるセルから通
信バスへのアクセスをリクエストするアダプタに対応す
る別のセルに向けて、中間セルを経由させることなしに
トークンを転送するための装置を提供する。この装置
は、中間セルに対応するアダプタの何れかが通信ネット
ワークへのアクセスをリクエストしているか否かを判断
するための手段を具備する。また、この装置は、上記判
断手段に応答して、対応するアダプタが何れも通信ネッ
トワークへのアクセスをリクエストしない中間セル経由
させることなしに、トークンをあるセルから別のセルへ
直接転送するための手段を含んでいる。
E.実施例 第１図は、３個のスイッチング・ノード15を持つ通信ネ
ットワークの概略図である。ネットワークのベーシック
・コンポーネントは、ネットワーク・コントロール・ユ
ニット５、スイッチング・サブシステム20、リンク12、
及びエンド・ポイント・プロセッサ17である。
ネットワーク・コントロール・ユニット（NCU） NCUは、コール・セットアップの間に呼び出されるすべ
てのファンクションをインプリメントする。さらに、NC
Uは、これらのファンクションを実行するのに必要な情
報（例えばトラフィック統計）を集める際に他のコンポ
ーネントとインターラクトする。また、NCUは、情報収
集時及びおそらくはファンクション実行時においても他
のテレコミュニケーション・ネットワーク・ノード（TN
N）の中のNCUともインターラクトする。NCUが実行する
ファンクションの中には、新たな音声またはデータのネ
ットワークに対するコール・アクセスの許否を判断する
コール・アクセプタンス・ファンクション、コールがル
ートされるパス（経路）を決めるルート計算ファンクシ
ョン、リモート・ネットワーク・リソースのロケーショ
ン等の重要なサービスを行うディレクトリ及びその他の
アプリケーション・レベル・ファンクションが含まれ
る。NCUのプロトコール及びアルゴリズムの多くの面
は、以下の文献の内容と類似である。
A.E.Baratz,J.P.Gray,P.E.Green,Jr.,J.M.Jaffe及びD.
P.Pozefsky著，“IEEE Journal on Selected Areas in
Com.,Vol.SAC−3,No.3,pp.416−426,1985年５月。
NCUは、IBM社のPS2のような任意の汎用コンピュータで
あってよい。
スイッチング・サブシステム（SS） SSは、パケットの転送に関係する中間ノード・ファンク
ションを実行する（第２図参照）。その中には、パケッ
ト・フレーミング、パケット・バッファリング、出力リ
ンクの決定、入力リンクから出力リンクへのパケット転
送の実際のスイッチング・ファンクション、過剰なパケ
ット待ち行列化（キューイング）を防ぐコンジェスチョ
ン・コントロール、プライオリティ・ファンクションが
含まれる。中間ノード・ファンクションに加えて、SSは
統計収集を行ってNCUにレポートする。SSを詳しく説明
するために、SSをいくつかのサブ・コンポーネント、す
なわち入力及び出力リンクのアダプタ、トラフィック統
計を集めるモニタ、及びスイッチング・カーネルに分解
することにする。
エンド・ポイント・プロセッサ（EPP） EPPは、パケットを適当なフォーマットに作り、それを
ネットワークに配送する役目を持つ。すなわち、適切な
ヘッダ及び区切りフラグの挿入を行い、また情報フィー
ルドの中に区切りフラグが登場しないように情報フィー
ルドに対するビット・スタッフィング及びデスタッフィ
ングを実行する。さらに、EPPは、フロー・コントロー
ル、エラー・リカバリー、及びリアセンブリ／プレイア
ウト等のエンド・ツウ・エンド・ファンクションを実行
する。これらのエンド・ツウ・エンドEPPファンクショ
ンは、伝送中のトラフィックの性質に敏感である。換言
すると、音声用のファンクションはデータ用のそれとは
非常に異なったものとなり得る。適当な場合には、EPP
ファンクションはSS中のリンク・アダプターに統合する
こともあり得る。EPPファンクションの詳細について
は、D.Cohen著，“A Protocol for Packet Switching V
oice Communication",Computer Networks,Vol.2,pp.320
−331,1978年に記載されている。
このパス（path）を介しての音声又はデータのコール
は、典型的には以下のようにして進行する。第１図に記
されたパスを考えよう。TNN Ｘに属するEPPに付着した
ユーザーＡが、TNN ＹのユーザーＢとの通信を望んだ
とする。まず、ユーザーＡは、ユーザーＢについてのデ
ィレクトリ・サーチを行うべく、ノードＸのNCUとイン
ターラクトする。ユーザーＢがノードＹにいることがわ
かると、ユーザーＡはノードＹへ至るルートをNCUから
獲得する。NCUは、ただ次のノードを提示するのではな
く、完全なパスを提示するものと仮定しよう。この情報
は、続くセクションで述べるフォームで符号化され、Ａ
とＢの間で転送されるすべてのパケットに盛り込まれ
る。このプロセスの次のステップでは、エンド・ツ・エ
ンド・コネクションがオープンされる。中間ノードのNC
Uがこのステップの実行にかかわる。エンド・ツ・エン
ド・コネクションが確立されると、ユーザーは有用な情
報パケットの交換を開始する。パスに沿うすべてのノー
ドにおいて、情報パケットは、NCUに影響を及ぼすこと
なくSSを通過する。エンド・ポイントＡ及びＢにおいて
は、EPPもまたすべての情報パケットの転送にかかわ
る。
第２図は本発明で用いるパケットの構造を示す。重要な
点は次のとおりである。
1.パケット境界を画定するための、先頭及び後尾のデリ
ミター（フラグ）。
2.2バイト・コントロール。これは、パケット・プライ
オリティ・レベル（２ビット）、当該パケットが出力リ
ンクに伝送されるのに加えてNCUにコピーされるべきで
あるか否かを示すコピー・ビット、当該パケットをすべ
ての出力リンクに送出させるブロードキャスト・ビット
を除いて、現在のところほとんど未使用である。
3.オートマチック・ネットワーク・ルーティング（AN
R）フィールド。これはｈ個のリンク・アドレスからな
る。各リンク・アドレスの長さは２ビット以上である。
（ｈは、当該パケットが旅行しなければならないホップ
の数である。）各リンク・アドレスは、当該パケット・
パスの出力リンクを表わす。次のセクションで、このフ
ィールドの詳細を述べることにする。
4.可変長の、情報フィールド。現実のインプリメンテー
ションに応じて、情報フィールドにも最大長と最小長が
ある。典型的には、最大長は約4Kバイトであり、最小長
は約８バイトである。情報フィールドにもヘッダーとト
レイラーがあり、これらはエンド・ツ・エンド・プロト
コールに関係する。
オートマチック・ネットワーク・ルーティング（ANR） ANRがデザインのキー・ポイントであるので、ANRフィー
ルドについてさらに説明する。上述のように、ANRはｈ
個の一連のリンク・アドレスからなる。ANRフィールド
のｉ番目のリンク・アドレスは、パケット・パスに沿う
ｉ番目のホップの出力リンク・ラベルを規定する。出力
リンク・ラベルは、本質的には内部スイッチID、つまり
出力リンク・アダプタのリンク・アドレス（SID）であ
る。したがって、パケット・ヘッダーには、パスに沿う
中間ノードの中で当該パケットをルーティングするのに
必要なすべてのルーティング情報が含まれている。パケ
ットがネットワークの中を進んでいくにつれて“使用
済"SIDは取り除かれるので、ANRフィールドの冒頭のビ
ットは常に現在ノードについてのルーティング情報を含
んでいる。このプロセスは第１図に記されている。この
ようにして、すべてのノードは、当該パスにおける自身
の位置を知らなくても、ヘッダーのANRフィールドの指
示された場所を調べるのである。外部テーブルのルック
アップや処理は不要になるので、ノード・ディレイは最
小になる。
本実施例では、ANRフィールドの指定場所は、ANRフィー
ルドの冒頭部分であるように運ばれている。ただ１つの
ノードの中だけではなくて、トポロジー・ネットワーク
全体にわたってヘッダーを用いる点が異なる。
パケットは、いくつかのワードに分割して考えることが
できる。本実施例では、各ワードは32ビットである。こ
の数は、第４図に示される32ビットのデータ・バスに対
応する。したがって、一時に１ワードが転送され、かつ
任意の時点でデータ・バスを通して伝送されるパケット
は１つだけであるとして、パケットがデータ・バスを通
して伝送されるとき、リンク・アドレスを含む指定場所
は、バスを通して伝送されるパケットの先頭のワードの
中で見つかることになる。第２図において、リンク・ア
ドレス（SID1）は、パケットの先頭のワードで見つかる
最初のアドレスであることに注意されたい。特殊な用途
のために２つのSIDが予約されている。予約されたSIDと
は、常にNCUアダプタのSIDであるところのオール・ゼロ
のSIDと、ダミーSIDと呼ばれ常に未使用であるオール・
ワンのSIDである。SIDの長さが異なる場合に、単一ノー
ドの中でプレフィクス・コンディションを強制すること
の重要性を考えてみられたい。つまり、SIDが同一ノー
ド内での別のSIDのプレフィクスでないことを確実にす
ることは重要である。このプレフィクス・コンディショ
ンは、NCU SID及びダミーSIDについても当てはまる。
ANRフィールドの最後は２つの連続するダミーSIDであ
る。（それらはエンド・ポイントにおいて取り除かれ
る。）このようにするのは、パケットを誤導しかねない
ANRフィールド中のビット・エラーのせいでパケットが
長時間ネットワーク内を動き回ることがないようにする
ためである。比較的小数のホップの後、ダミーSIDが使
われてパケットは実在しないリンク・アダプタに導か
れ、該パケットを破棄させる。
簡単のために、我々のプロトタイプでは、SIDは１バイ
トの固定長にしている。そのうちの４ビットは、実際の
出力リンクのアドレッシングに用いられる。その他の４
ビットは選択的コピー及びブロードキャスト・メカニズ
ムに用いられる。第３図は、第１図のスイッチング・サ
ブシステム20の概略図である。第３図には、スイッチン
グ・カーネル30、コントロール・ユニット５、ネットワ
ーク・コントロール・アダプタ22、リンク・アダプタ
（レシーバ）25R、及びリンク・アダプタ・トランスミ
ット25Tが示されている。“アダプタ”なる語は、リン
ク・アダプタ・トランスミットまたはリンク・アダプタ
・レシーブの一方を指すものとする。第３図には、リン
ク12に連なるバス21及び23が示されている。ネットワー
ク・コントロール・アダプタとスイッチング・カーネル
の間にもバス24がある。
1.スイッチング・カーネル（SK）30は、パケットをソー
スから宛先へ転送する基本スイッチング機能を実行す
る。SKは32ビット・パラレス・バスに準拠している。し
かしながら、例えば16、64ビット、それ以上のパラレル
・バスを使うこともできる。バネを介して行うデータの
転送は、通常20〜50MHzで作動するバス・クロックによ
って同期化される。バスのほかに、バスを介して情報を
送信し得るのは誰かを決定するコンテンション・レゾリ
ューション・ユニット（CRU、競合解消装置）がある。
2.リンク・アダプタ25T、25Rは、それぞれ受信部、送信
部からなる。レシーブ・リンク・アダプタは、リンクか
ら入力パケットを受け取ってスイッチング・カーネルへ
送る。トランスミット・リンク・アダプタは、SKからパ
ケットを受け取り、必要に応じてそれらをバッファし、
出力リンクを介して送信する。アダプタは、リンクのス
ピードで作動するクロック（リンク・クロック）を有す
る。アダプタ内のロジック中にはリンクのスピードで作
動するものもあれば、スイッチのスピードで作動するも
のもある。
このようなデザインの背後には、以下の２つの基本的な
動機がある。
1.中間ノードを介して行うパケット転送時間を最小にす
る。
2.上記目標を、ハードウェアの複雑化を最小限に押えて
達成する。
上記目標の達成を可能にする、我々のデザインにユニー
クな、キーとなる点がいくつかある。以下、入力リンク
から出力リンクへのパケット転送を追いかけながら、こ
のような点の詳しい説明に努めることにする。
パケットはレシーブ・アダプタに高速シリアル・ビット
・ストリームとして到着する。レシーブ・アダプタが最
初にする仕事は、パケットを認識し、シリアル・ツ・パ
ラレル・トランスファーを実行し、入力バッファにスト
アすることである。ビット・トランスペアレンシィを維
持しつつ、中間ノード処理を最小限にするために、我々
はエンド・ツ・エンド・ビット・スタッフィング・プロ
トコールを採用した。したがって、HDLCのような従来の
リンク・プロトコールにおけるように、各ホップでビッ
ト・スタッフィング及びデスタッフィング（ビット充填
及び充填解除）を実行するのと違って、我々はエンド・
ツ・エンド・ベースでビット・スタッフィング、デスタ
ッフィングを１回実行する。スタッフィングは情報フィ
ールドについてのみ行われる。ヘッダー・フィールドは
中間ノードで使用されることになっているので、エンド
・ツ・エンドでビット充填することはできない。このよ
うに、我々はヘッダーの構造を強化し、その結果パケッ
トのヘッダー部分が全くフラグを含まず、したがってビ
ット充填の必要がなく、中間ノードによって直接使用し
得ることを確実にした。それ故、レシーバ・アダプタの
ロジックは比較的シンプルである。レシーバが完全なパ
ケットをストアすると、レシーバはCRUに対してバスの
コントロールを獲得したい旨を知らせる。“バスのコン
トロール”は、“バスへのアクセス”と言うこともでき
る。アダプタがバスへのアクセス権を獲得すると、アダ
プタは自分のバッファにストアされているパケットをバ
スへ送出できる。
CRUがコントロールをレシーバに割り振る方法は、本デ
ザインのもう１つのきわめて新規な側面である。（CRU
の立場からは、レシーバは“ソース”であり、トランス
ミッタは“宛先”である。）コンテンションの解決は、
ラウンド・ロビン、トークン・パッシング・タイプのス
キームによって図られる。ノークンは１つだけであり、
該トークンを得たソースがバスを介してパケットを送る
権利を持つ。トークンはロジカル・リングの中をソース
からソースへと渡される。我々のスキームとトークン・
リング式LANで使用されているスキームとの大きな違い
は、我々のスキームでは送信すべきパケットを持つソー
スにだけトークンが渡され（パスされ）、かつトークン
・パッシングは一定時間で行われることである。（ソー
スの数に比例する時間ではないのである。）この一定時
間はバス・クロックの数クロック・サイクルのオーダー
である。このトークン・パッシングのスピードゆえに、
バス・バンド幅のむだは最小になる。後のセクション
で、トークン・パッシングをさらに速く達成することも
可能にするテクニックを説明する。バス・バンド幅のむ
だを最小にする別の重要な方法は、パケット送信及びコ
ントロール権移転における並行性を採用することであ
る。つまり、ソースがパケットを送信している間に送信
対象のパケットとともにトークンを後続ソースへ送るよ
うにしている。こうすると、パケット送信に要する時間
の方がトークン・パッシングに要する時間よりも長いと
仮定するなら、バス・バンド幅のむだは生じない。
CRUのラウンドロビン式オペレーションは付加的な利点
をもたらす。すべてのソースに一定時間内でのバスへの
アクセスを保障するので、公正である。この方式は、入
力リンクのビット速度に限度があっても、バッファ量が
少しであっても、レシーブ・アダプタにおいてバッファ
・オーバーフローの不発生を保障するのに適当である。
ソースがバスのコントロール権を握ると、完全なパケッ
トを１つ以上送信し終えるのに要する間、コントロール
権を保持する。パケットはワードの形で送られる。各ワ
ードはバス幅と同じビット数からなり、１バス・クロッ
ク・サイクルにつき１ワードが送られる。このようにパ
ケットを完全なエンティティとして送信することによっ
て、宛先でのコンテンションを除去できるという利点が
得られる。つまり、宛先は一時に１パケットだけを受信
し、２個の別個のソースから同時にパケットを受信する
可能性を考慮しなくてよい。この結果、宛先（トランス
ミット・アダプタ）のデザインが相当簡単になる。
第４図に示されるように、特殊なワイヤードORライン32
が２本あってコントロール用に使われる。１つのライン
はパケットの終り（EOP）を示すラインである。ソース
がパケットを送信中であるときは、このラインはローの
状態にある。ソースがパケットの最終ワードを送信する
と、ソースはこのEOPラインをハイにする。ハイの状態
は、別のパケットが送信されるまで続く。EOPライン
は、宛先アダプタに対して新しいパケットの第１ワード
を知らせるのに用いられる。もう１つのラインは、送信
終了（EOT）を示す。このラインは、ソースが最終パケ
ットの最終ワードを送信しているときにハイになる。EO
Tは、トークンのコントロールを握っていてパケットの
送信を開始することのできるソースに対するトリガーで
ある。続くクロック・サイクルで、このソースは該パケ
ットの第１ワードを送信し、EOTラインをローの状態に
する。すべてのクロック・サイクルが有用な情報の送信
に使われることに注意されたい。
宛先では以下のような動作が行われる。ワイヤードORの
EOPラインがロー状態にあって新たなパケットの第１ワ
ード（第２図参照）を表示していることを感知したとき
はいつでも、ANRフィールドの現在SIDを運んでいるビッ
ト位置に対応する、共用バスのラインを調べる。そのよ
うなビットは実質上コントロール・フィールドの直後の
ビットである。自身のSIDのサイズに応じて、各アダプ
タは異なる数のラインを調べることに注意されたい。自
身のSIDとの一致が発見されたなら、アダプタは自身の
入力FIFOバッファをオープンし、当該パケットの相次ぐ
ワードをデータ・パスからコピーする。パケットの最終
ワードが送信されると、EOPがハイになり、宛先におけ
るコピーはストップする。
あるクラスのトラフィックについてのディレイを少なく
することを保障するために、２レベルのプライオリティ
を導入する。これは、各宛先においてプライオリティ・
レベルごとにFIFOバッファを設けることによって達成さ
れる。パケットのヘッダーのプライオリティ・ビットに
応じて、パケットは２つのバッファの何れかに置かれ
る。完全パケットが集まると、宛先はFIFOバッファの内
容の読み出しと出力リンクを介しての送信を開始する。
ノン・プレエンプティブ（先買権のない）プライオリテ
ィが達成され、それ故データFIFOが読み出されるのは音
声FIFOが空であるときに限られる。実際にリンクを介し
てパケットを送信する前に、宛先アダプタはいくつかの
特別のタスクを実行しなければならない。まず、次のホ
ップについてのSIDがパケット内の正しいビット位置に
あることを確実にするため、現在SIDは取り除かれなけ
ればならない。次に、パケット開始・終了デリミターが
再構成されなければならない。最後に、パラレル・ツ・
シリアル変換が実行されなければならない。
我々は、スイッチング・カーネルを通じてパケット・パ
スの追跡を完成した。NCU行きのコントロール・パケッ
トは、宛先アドレスがネットワーク・コントロール・ア
ドレス、つまり“000000"であることを除き、同様のや
り方で動く。
モニタは、このデザインの中で、最後の、だが決して重
要性が最低というわけではない部分である。D.Cohen著
の上記文献では、リンク・ローディングの量に応じてル
ーティングを修正する方法が論じられている。該モニタ
は、かかる量を集める単純かつ効率のよい方法を提供す
る。スイッチが共用バスに準拠するので、バスを通じて
のトラフィックを“観察する”モニタ１つでもって、平
均リンク・ローディング、パケット待ち行列長さを含
む、すべての外向きリンクの状況についてのすべての情
報を導くことができる。
スイッチング・カーネル（SK）の基本構造が第４図に示
されている。SKは、パラレル・データ・バス34、コント
ロール・バス32、及びコンテンション・レゾリューショ
ン・ユニット（CRU）40からなる。CRUの詳細はこのセク
ションの中で後で述べる。データ・バスは、ソースから
宛先へ転送される情報ワードを運ぶ。データ・バスの幅
はノードに応じて変わり得るものであり、システムにお
ける基本ワード幅を規定する。代表的な値は、16、32、
及び64ラインである。ここでは、32を代表数とする。ま
た、第４図には、リクエスト・ラインRQ（１）〜RQ
（ｎ）及びグラント・ラインGT（１）〜GT（ｎ）があ
り、CRUとアダプタの間のハンドシェーキングを行う。
先のセクションで述べたように、いつの時点でもバスの
コントロール権を握れるアダプタは１つだけであり、１
以上の完全パケットの転送に要する時間、コントロール
権を保持する。バスを現在コントロールするアダプタ
は、カレント・バス・マスターと呼ばれる。バスを通じ
てのデータ転送は、共通バス・クロックによって同期化
される。つまり、１つのバス・クロック・サイクルが、
バスを通じての基本的なワード転送に対応するタイム・
スロットを規定する。完全パケットの転送に要するタイ
ム・スロットの数は、パケット長に応じて可変である。
データ・バスを通じて転送されるパケットのアドレッシ
ングは、パケット中のSIDを使って実行されることを思
い出されたい。各パケットの第１ワードは、決まったビ
ット位置に現在使われるSIDを保持している。このSIDは
当該パケットがフォワードされるべき宛先アダプタを識
別する。各アダプタはSIDをラッチし、自身の識別子と
比較する。一致が生じたアダプタがあったとき、該アダ
プタは自分がパケットの宛先であると認識し、パケット
を１ワードずつデータ・バスから受け取る。どの宛先ノ
ードも並行して２以上のパケットを受信できないことに
注意されたい。結果として、宛先のためにソース識別子
を識別する必要がない。
パケット転送が進行している間、送信可能なパケットを
持つ（カレント・バス・マスターを除く）他のすべての
アダプタは、次のパケット転送のためにバスのコントロ
ール権を得るべく、競争する。（なお、送信可能なパケ
ットを持つアダプタをアクティブ・ソースと呼ぶことに
する。）コントロール・バスとCRUは、アクティブ・ソ
ースの組から次のバス・マスターを選択する手段であ
る。CRUはこの選択のためにラウンド・ロビン・スキー
ムを用いるので、ソース割振は“公正”なものとなり、
かつソースにて必要とされるバッファ量は有限でよいこ
とになる。
各アダプタには、CRUとハンドシェークするために、ユ
ニークな出力リクエスト・ライン（RQ）とユニークなグ
ランド・ライン（GT）がある。リクエスト・ラインは、
CRUに対して、当該ソースがアクティブであって次のパ
ケット転送のためにコントロール権をリクエストしてい
ることを知らせる。CRUはアダプタの１つを後続バス・
マスターとして選択するが、そのやり方は対応するグラ
ンド・ラインをアクティブにすることによって行われ
る。選択は、カレンド・バス・マスターの識別子（ID）
とリクエスト・ラインの状態の関数によって決まる。さ
らに、共通ワイヤードORラインであるEOTが、カレント
・バス・マスターがそのパケット転送を完了したことを
後続バス・マスターに知らせるのに使われる。続くバス
・クロック・サイクルで、後続バス・マスターがカレン
ド・バス・マスターになり、自分のパケット転送を開始
する。データ転送とコンテンション・レゾリューション
のプロセスは並行して実行されるので、カレンド・バス
・マスターがそのパケット転送を完了する前に後続バス
・マスターが選ばれるのが普通である。この結果、シス
テムの負荷が重いときにデータ・バスを十全に活用する
ことができる。CRUからのスピード要求の厳しさも減
る。後続バス・マスター選択プロセスを明瞭に説明すべ
く、アクティブ・ソースによって実行されるアルゴリズ
ムを記述する。
アクティブ・ソース・アルゴリズム 1.RQラインを活性化する。
2.GTを待つ。
3.EOTであるならば、パケットを送信し、RQラインを非
活性化する。
4.最終パケットの最終ワード−EOTを活性化する。
CRUの詳細 CRUの構造は、基本的にはハードウェアの複雑さとスピ
ードの要請との間のトレード・オフである。スピードの
要請は、オペレーションの並行性によって緩和された。
後続バス・マスターの選択は、カレント・バス・マスタ
ーが送信を終了するまでに完了されるべきである。すな
わち、選択は、データ・バスを通じてのあり得る最短パ
ケットの転送よりも速く行われるべきである。普通、こ
れはバス・クロックの数クロック・サイクル分の時間で
ある。その結果、共通バス・クロックを分周した遅いク
ロックを使ってCRUを動作させることが可能になる。CRU
が速ければ速いほど（パケット転送とコントロール権移
転の並行性が必ずしも可能とは限らない）負荷の軽いシ
ステムにおいて、ディレイを減らすので、有利であるこ
とに注意されたい。
第５図には、CRUの概要が示されている。複数のセルが
リンク状に並べられており、ｉ番目のセルの出力42が
（ｉ＋１）番目のセルの入力44になっている。同図に
は、各セルに対応するレシーブ、アダプタ25Rが、それ
ぞれのグラント・ラインGT及びリクエスト・ラインRQと
ともに示されている。
トークン転送回路（以後、セルとも呼ぶ）は、第６図に
示すことにする。ここでは、同一のセルが環状に連結さ
れてなるグループが示されている。各セルは１つのアダ
プタに対応する。図示されているコンポーネントはすべ
てスタンダードである。
トークン転送ロジック回路52はPALでインプリメントさ
れ、下記の論理演算を行なう。その他のコンポーネント
はスタンダードのゲートである。各セルは、記憶手段
（より詳しくはＤフリップ・フロップ54）、トークン転
送ロジック回路52、及び当該セルを環の中の隣接セルと
アダプタ（第５図の25R参照）に結びつけるライン（入
力ライン42及び出力ライン44）からなる。ロジックは、
出力ライン44及びＤフリップ・フロップの内容を、入力
ライン42及びフリップ・フロップの状態に従って更新す
る。当該ロジックは以下のブール演算を実行する。
Oi＝Qi・SO・▲▼ｉ＋ｉ・Ii・▲▼ｉ Di＝Qi・RQi＋Qi・▲▼＋Ii・Qi 上記式において、Iiはセルｉへの入力、Oiは出力ライ
ン、DiはＤフリップ・フロップの後続状態入力、QiはＤ
フリップ・フロップの現在状態、RQiはリクエスト・ラ
インを、それぞれ表わしている。SOはORゲート56の出力
を運ぶラインであり、現在クロック・サイクルにおいて
少なくとも１つのアダプタがバスをリクエストしている
ことを示すためのものである。
トークンは、Ｄフリップ・フロップの状態によって表現
される。カレント・バス・マスターは、Ｄフリップ・フ
ロップが‘1'にセットされた唯一のセルである。SOライ
ンがハイであり（他のアダプタの中にバス・コントロー
ル権を欲するものがあることを示す）、かつ自分自身の
RQラインが非活動的であるならば、このセルは出力ライ
ンＯを‘1'にセットする。これは、トークンを次のアク
ティブ・ソースに渡すことに対応する。該セルは自身の
フリップ・フロップの後続状態を‘0'にセットし、トー
クンを渡し終ったことを表わす。トークンは直ちにノン
・アクティブ・セルの間を駆け巡る。なぜなら、それら
のセルは単純に入力Ｉを出力Ｏに移すだけだからであ
る。トークンは、環の中の次のアクティブ・セルに到達
したときに止まる。各アクティブ・セルは、常にその出
力が０にセットされている。アクティブ・セルが‘1'を
その入力ラインＩで受け取ると、必ず次のクロック・サ
イクルで自身のフリップ・フロップを‘1'にセットす
る。これは、当該アクティブ・セルがトークンを受け取
り、次のバス・マスターであることを表わす。当該セル
は、パケット転送を開始するまで自身のRQラインをアク
ティブに保ち、しかる後このラインを解放し、残りのア
ダプタが新たなパケット転送のために競争できるように
する。
トークンの転送には、ノン・アクティブ・セルの中での
トークン転送ロジックのプロパゲーション・ディレイの
合計分の時間がかかる。各セルは、約ゲート２個分のデ
ィレイをきたす。トークン・ロジックのクロックがバス
・クロックを分周したスピードで動くならば、１トーク
ン・ロジック・クロック・サイクルの間にトークンは充
分パスされ得る。
トークン転送回路を拡張して、多数のアダプタ及びアダ
プタの数にだけ比例する複雑さの増加を許容することが
できる。しかしながら、プロパゲーションディレイもま
たこの数に比例して増加する。トークン転送回路をスピ
ード・アップするために、第７図に示す如くルック・ア
ヘッド・ロジックを付加してもよい。この装置は、１つ
のセル、例えばセル（ｉ−１）から、別のセル、例えば
セル（ｉ＋４）へ、中間セルに関連するアダプタの何れ
もがネットワークへのアクセスをリクエストしないとき
にそれら中間セルをバイパスしてトークンを移すことを
可能にする。第７図に示されるように、バイパス可能な
中間セル（すなわち、セルｉ〜ｉ＋３）のリクエスト・
ラインを入力とするNORゲート72がある。また、同図に
は、セル（ｉ−１）の出力ラインとNORゲート72の出力
を入力とするANDゲート74も示されている。ORゲート76
は、ANDゲート74の出力と、中間セルの１つ、例えばセ
ル（ｉ＋３）の出力を、その入力としている。ORゲート
76の出力はセル（ｉ＋４）の入力となる。この回路によ
ると、どの中間セルもその関連アダプタからのネットワ
ーク・アクセス獲得リクエストを持っていないことをNO
Rゲートが表示するとき、トークンをセル（ｉ−１）か
らセル（ｉ＋４）へ直に渡すことが可能になる。
コンポーネントはスタンダードのオフ・ザ・シェルフ・
ゲートである。ルック・アヘッド・ロジックの本質は、
環の中のアクティブ・セルを持たない部分におけるプロ
パゲーション・ディレイをなくすことである。図では、
プロパゲーション・ディレイを減らすために、４セルの
グループを迂回する方法を説明した。このルック・アヘ
ッド・ロジックは、マルチ・レベルにも拡張することが
できる。
リンク・アダプタ 第８図ないし第12図に示されるように、リンク・アダプ
タは２つの全く独立した部分、つまりレシーバ25Rとト
ランスミッタ（図10図の25T）からなる。以後、“アダ
プタ”なる語は、レシーバとトランスミッタの組合せ、
レシーバ自体、またはトランスミッタ自体を指すものと
する。また、“ソース・アダプタ”なる語はバスを通じ
て送信を行うアダプタを指し、“宛先アダプタ”はバス
からパケットを受信するアダプタを指すものとする（第
４図の34参照）。SSの概論で述べたように、レシーバ
（第８図参照）は、物理的な入力リンク（第１図の12参
照）を通じてシリアルに受け取るデータ・ストリームを
処理する。第８図に示すように、レシーバは、パケット
を区切り、シリアル・ツ・パラレル変換を行い、パケッ
トを32ビット・ワードとしてそのバッファにストアす
る。完全なパケットをストアすると、レシーバは、バス
・マスターになるために必要なスイッチング・カーネル
とのハンドシェークを行う。コントロール権を得た後、
レシーバは、その入力バッファ83の中のパケットを１ワ
ードずつデータ・バスに転送する。また、レシーバは、
このプロセスにおける、受信データ・ストリーム中のビ
ット・エラーに起因するいくつかのエラーの回復をも行
う。
トランスミッタ（第10ないし第12図参照）は、パケット
を外向きの物理リンク（第10図の12参照）に送る役目を
果す。トランスミッタはデータバス（第10図の23参照）
を通じて自分に向けられてきたパケットを（SIDを使っ
て）検出し、プライオリティ（つまり音声であるかデー
タであるか）に応じてパケットを分別し、そしてそれら
をバッファ（第10図の104、105参照）にストアする。第
10図のデータ・バス23は、第４図のデータ・バス34とコ
ントロール・バス32の１部である。完全に受け取ったパ
ケットがあるときは、トランスミッタはプライオリティ
とファースト・カム・ファースト・サービス方式に従っ
てパケットの１つを選び、物理的な出力リンクを介して
シリアル・ビット・ストリームとして送信することを開
始する。トランスミッタはまた当該ビット・ストリーム
から既使用SID部分を取り除く。トランスミッタはまた
このプロシージャにおいて可能性のあるエラー、つまり
バッファ・オーバーフローの回復も行う。
レシーバ レシーバの構造の概略は第８図に示されている。レシー
バの主要部は、フラグ検出ロジック82を備えた入力シフ
ト・レジスタ81、バッファ・セクション83と87、出力三
状態データ・レジスタ84、及び２つの有限状態コントロ
ール・ユニットFSM1（85）及びFSM2（86）である。すべ
てのシフト・レジスタ、三状態レジスタ、及びロジック
・コンポーネントは、スタンダードのオフ・ザ・シェル
フ・コンポーネントである。基本的に、FSM1は入力ビッ
ト・ストリーム中のパケット境界を検出し、受信したパ
ケットをメモリ・モジュールにストアする。FSM2はメモ
リ・モジュールからパケットを受け取り、必要なスイッ
チング・カーネルとのハンドシェークを実行した後に、
パケットをデータ・バス（第４図の32参照）に転送す
る。どちらのFSMもスタンダードのPALでインプリメント
される。これらのFSMの状態遷移図が第13図ないし第16
図に示されている。バッファ・セクションは、パケット
をストアするための大きなFIFOメモリ（パケット・バッ
ファ）と、FSM1のFSM2の間の通信用の小さなFIFOコント
ロール・バッファとからなる。FIFOはスタンダードのオ
フ・ザ・シェルフFIFOメモリ・チップであり、非同期式
リード／ライト能力を持っている。大きなFIFOは32ビッ
ト幅、つまりデータ・バス分の幅を持っている。このFI
FOは、少なくとも最大長のパケットを４個収容できるほ
どに十分大きくなれけばならない。小さなFIFOは２ビッ
ト幅である。このFIFOは、大きなFIFOに存在し得る最小
サイズのパケットと同じ数のワードを収容できなければ
ならない。実際上は、FIFOメモリの大部分をRAMで置き
換えることが好ましいことがある。しかしながら、FIFO
メモリを使った場合の方が説明がはかどるし、かつ大規
模FIFOメモリは市販されているので、ここではかかるメ
モリの使用を仮定する。なお、第８図にはワード・カウ
ンタ88とビット・カウンタ89があり、パケット中のワー
ド境界を識別するのに用いられる。
以下では、FSM1の動作を説明する。長時間パケットが受
信されておらず、FSM1が新たなパケットを待っているも
のと仮定しよう。入ってきたビット・ストリームは入力
シフト・レジスタへとシフトされる。フラグの存在を検
出するために、このレジスタの先頭の６ビットについて
論理的なANDがとられる。フラグは、２つの相次ぐパケ
ットを分ける“1"のシーケンスの始まりを意味する。フ
ラグを検出すると、FSM1は新たなパケットの開始を待
つ。この事象のシグナルになるのは、フラグの後の出力
D0における最初の０の検出である。このことが起こる
と、新パケットの第１ワードがメモリにストアされる。
同時に、ビット・カウンタ及びワード・カウンタがリセ
ットされる。この時点以後、新たにフラグが検出されな
い限り、FSM1は32リンク・クロック・サイクルごとに新
たなワードをストアする。（32ビットはワード幅を表わ
すべく選択された典型値であることを思い出された
い。）フラグの検出はFSMにとってカレント・パケット
の終りを示す。メモリ内でパケットを区別するために、
その最も右の部分にフラグ（６個の連続する“1"）を持
つワードは、必ずパケットの最終ワードの後にストアさ
れる。そのようにするため、パケットの終りを示すフラ
グが検出されたなら、FSM1は（その最も右の部分に当該
フラグを含む）SRの内容をメモリにストアする。同時
に、FSM1は、パケットが完全に受信されたことをFSM2に
示すパケット到着（PA）、及びパケットが転送または破
棄（ディスカード）されるべきことをFSM2に示すパケッ
ト・アクセプト／ディスカード（A/D）のフラグを、コ
ントロール・バッファに書き込む。A/Dフラグは、ワー
ド・カウンタを使ってカウントされたパケットのワード
長に応じて更新される。パケットのサイズが正しい値で
あって（つまり、パケット長の最小値と最大値の間の数
である）当該パケットがスイッチング・カーネルにフォ
ワードされるべきものであることを示している場合に、
FSM1はA/Dフラグ１にセットする。その他の場合は、A/D
フラグは０にセットされる。ここで、FSM1は新たなパケ
ット捜しに戻る。
パケット・サイズに上限と下限を設けることは、ビット
・エラーによってパケットが多数の小パケットに分かれ
たり、２以上のパケットが併合されてより大きなパケッ
トになってしまったときに生じる不必要なパフォーマン
ス劣化を避けるのに必要である。ここではA/Dフラグの
状態をパケット長のカウントにのみ基づかせているけれ
ども、他の基準に基づかせても構わない。特に、ある種
のリアル・タイム・エラー・チェッキングを用いて、ビ
ット・エラーを検出し、SKに入ってしまう前にパケット
を破棄するようにしてもよい。
次に、FSM2の動作を説明する。FSM2は、コントロール・
バッファ中のPAフラグによってフル・パケットがFIFOメ
モリに完全にストアされたことが示されるときにその動
作を開始する。A/Dフラグによってパケットが転送され
るべきであることが示される場合は、FSM2はそのRQライ
ンを活動させてスイッチング・カーネルとのハンドシェ
ークを実行する。FSM2がEOTラインとGRラインの両方が
アクティブであることを検知したときは、ワイヤードOR
のEOTラインとリクエスト・ラインをローにし（非活動
化し）、ワードのデータ・バスへの転送を開始する。こ
れは、メモリからワードを読み（リード）、かつ三状態
（3S）レジスタをイネーブル状態にすることによって行
われる。FSM1は、FIFOコントロール・バッファのアクセ
ス箇所を次のロケーションへと進める（アドバンス）。
フラグが検出されると、（つまり、パケット間の分離ワ
ードが読まれると、）FSM1はFIFOコントロール・バッフ
ァの内容をテストする。転送対象となる別のパケットが
あるならばFSM2はコントロール・バッファをアドバンス
し、当該パケットの転送を続ける。フラグが検出され、
かつコントロール・バッファによってメモリ中にもうパ
ケットがないこと、または次のパケットが破棄されるべ
きことが示されるときに、パケットの送信は終了する。
かかる事象においては、FSM1は（フラグを含む）最終ワ
ードをデータ・バスへ転送し、かつEOTラインを活動さ
せる。パケットが破棄されるべきときは、FSM2はフラグ
が検出されるまでFIFOメモリを読み続けるだけである。
この場合、三状態レジスタはディスエーブルのままであ
る。
第９図は、パケットがメモリ内でワードに分かる様子を
示す。第13図ないし第16図は、FSM1及びFSM2の状態図で
ある。
第10図は単にトランスミッタとも呼ばれるトランスミッ
タ・アダプタの概略図である。トランスミッタの主要部
は、データ・レジスタ101、V/Dフリップ・フロップ10
2、及びアドレス・レジスタ103からなる入力ラッチ、音
声待ち行列104、データ待ち行列105、及び選択回路10
6、107からなるバッファ・セクション、２個の有限状態
制御回路FSM1 108とFSM2 109、出力シフト・レジスタ
110及びリンク・マルチプレクサ110である。出力シフト
・レジスタとリンク・マルチプレクサは、どちらも第10
図のリンク前処理回路の一部を構成するものである。リ
ンク・プロセッサの詳細は第12図に示されている。第10
図には、バス113〜115及び比較器112も示されている。
コンポーネントはすべてスタンダードのオフ・ザ・シェ
ルフのデバイスである。以下ではトランスミッタの動作
を説明する。
第11図は、トランスミッタのうちFSM1に関連する部分を
詳しく示したものである。FSM1 108は、スタンダードP
ALでインプリメントされる。V/Dフリップ・フロップ102
はコントロール・フィールドの最初のビットを見る。一
方、アドレス・ラッチ103はコントロール・フィールド
に続く最初の数ビットを見る。（リンク・アドレスとも
呼ばれる）SIDの長さは一定ではないので、各トランス
ミッタ・アダプタ内のラッチが見るビット数は異なって
いてよい。各クロック・サイクル（バス・クロック）
で、新しいデータ・ワードがデータ・レジスタ（第10図
の101参照）にラッチされる。アドレス・レジスタ103と
V/Dフリップ・フロップ116へのラッチが行われるのは、
EOPラインがローになった後の最初のクロック・サイク
ルにおいてのみである。このワイヤードORラインはレシ
ーバ・アダプタがパケットの最終ワードを送信したとき
にハイになり、後続パケットの第１ワードがスイッチン
グ・カーネルを介して送られたときにローになることを
思い出されたい。V/Dビットは、当該パケットのターゲ
ットとして音声FIFOメモリかデータFIFOメモリを選択す
べく入力選択回路106をセットするのに用いられる。ア
ドレス・レジスタの内容は、比較器112によって当該ア
ダプタのSIDと比較される。この比較器の出力、つまり
マッチ（一致）・ラインは、FSM1に供給される。一致し
たとき、FSM1は、（入力選択回路によって選ばれた）FI
FOメモリ104または105の中へパケットを１ワードずつス
トアすることを開始する。EOPが検出されると、FSM1
は、選択されたFIFOコントロール・バッファ117または1
18の中へ、PA及びA/Dフラグを書き込む。今、どちらも
１であるとしよう。この結果、FSM2は、パケットが正確
に受け取られたこと、およびパケットが出力リンクを通
じて送信されるべきものであることを知る。EOPの活動
化の前にFIFOメモリが一杯（フル）になったならば、FS
M1はEOP信号を待ち、最終ワードをメモリにストアし
（フラグが含まれる）、適切なコントロール・バッファ
においてPAフラグを１にセットするとともにA/Dフラグ
を０にセットする。この結果、FSM2は、バッファ・オー
バーフローのためにパケットが改悪されたので破棄すべ
きものであることを知る。
第12図は、トランスミッタのうちFSM2に関連する部分を
詳しく示したものである。FSM2 109は、スタンダードP
ALでインプリメントされる。FSM2のとる行動を説明しよ
う。今、FSM2が先行パケットを送信し終ったばかりか、
あるいは長時間パケットを送信していなかった場合を考
えよう。このような場合、FSM2は出力選択論理回路107
のために入力“1"を選択している。FIFOメモリ103また
は104のうちの１つにてパケットが待機中であることを
（コントロール・バッファから）検知したとき、FSM2
は、選択ラインを活動させ、出力選択回路をして音声ま
たはデータのFIFOメモリの何れか、音声またはデータの
コントロール・バッファ117、118の何れかを、音声パー
トを優先させつつ、選択する。対応するA/Dラインによ
れば当該パケットがアクセプトされるべきあるとき、以
下のステップが実行される。まず、第１ワードがメモリ
からシフト・レジスタ121にラッチされる。フラグの識
別はANDゲート122によって行われる。当該ワードがフラ
グを含んでいるならば、次のワードがメモリからシフト
・レジスタへ直ちにラッチされる。この時点で、FSM2は
シフト・レジスタのＡ出力を選択し、そのシフトを開始
する。11ビットが出力リンク12に送出された後、FSM2
は、リンク・マルチプレクサ124への入力であるMUX選択
ライン（Ａ、Ｂ、または“1"）を使ってシフト・レジス
タのＢ出力を選択する。このように選択を変えることに
よって、出力シリアル・ビット・ストリームから使用済
SID（長さは例えば５ビットである）が除去される。続
いて合計27リンク・クロック・サイクルが経過した後、
FSM1は新しいワードをメモリからシフト・レジスタにラ
ッチする。この時点からフラグが検出されるまでの間、
FSM2はシフト・レジスタをシフトさせ、出力Ａを選択
し、32クロック・サイクルごとにメモリを読む。フラグ
が検出されると、FSM1はコントロール・バッファをアド
バンスし、“1"出力を選択して、この手順を繰り返す。
コントロール・バッファがFSM2に対してパケットの破棄
を命じるときは、FSM2はフラグが検出されるまでワード
をメモリからシフト・レジスタへラッチし続ける。この
手順の間中、出力“1"が選択される。ビット・カウンタ
120から延びるライン123上の数字“＝10"、“＝26"、
“＝31"は、パケットがネットワークのノードから送信
されるときのSID（リンク・アドレス）の除去の目的で
カウンタのカウントを識別する。
トランスミッタの記述を完全にするため、第13図ないし
第16図にFSM1及びFSM2の状態図を示す。第13図、第14
図、第15図、第16図は、それぞれレシーバFSM1、レシー
バFSM2、トランスミッタFSM1、トランスミッタFSM2の状
態図である。第18図は、これらの図で用いられる記号の
意味を示している。第17図を参照すると、NCUは、リン
ク・アダプタによく似たアダプタ22を介してスイッチン
グ・サブシステムに接続される。ネットワーク・コント
ロール・アダプタは基本的には第３図のリンク・アダプ
タ25R、25Tと同じである。入力及び出力データFIFO17
2、176は、NCUバス６（この場合は、PS2バス）のメモリ
・アドレス空間に直にマップされる。したがって、NCU
はこれらのデータFIFOに対して直に読み書きを行うこと
ができる。データFIFOとバス34の間のインターフェース
の役をするバス・ドライバ178も図示されている。ネッ
トワーク・コントロール・アダプタからCRU40への接続
は、リンク・アダプタからCRUへの接続と同様である。
実際、ネットワーク・コントロール・アダプタは、第５
図のリンク・アダプタの１つとして考えることができ
る。
NCUは、パケットを、当該パケットを入力データFIFO172
に書き込むことによって送り、シングル・ワードを状況
FIFO174に書き込むことによって入力コントロール173に
合図する。入力コントロールは、リンク・アダプタにお
けるFSM2と同様に、バスにアクセスすること、及びバス
へパケットを読み出すことに責任を持つ。
バス34から受け取ったパケットは、リンク・アダプタの
FSM3と同様の出力コントロール175によって、出力デー
タFIFO176へ書き込まれる。完全なパケットが受信され
ると、ワードが状況FIFO177に書き込まれ、NCUに対し当
該事象を知らせる。NCUは、当該パケットを、バス・ア
ドレス空間にマップされた出力データFIFOから直に読み
取る。
F.効果 本発明によれば、パケット・スイッチング・ノード等に
おけるアダプタ間の通信におけるディレイが削減される
という優れた効果が得られる。
【図面の簡単な説明】
第１図は、多数のスイッチング・ノードを持つ通信ネッ
トワークの説明図である。 第２図は、オートマチック・ネットワーク・ルーティン
グ（ANR）フィールドを持つパケットの説明図である。 第３図は、スイッチング・サブシステムの説明図であ
る。 第４図は、スイッチング・カーネルの説明図である。 第５図は、コンテンション・レゾリューション・ユニッ
トの説明図である。 第６図は、リング状に配されたセルの説明図である。 第７図は、中間セルをバイパスして行うトークンのパス
を行うための回路図である。 第８図は、レシーバ・アダプタ（単にレシーバあるいは
アダプタとも言う）の概要の説明図である。 第９図は、レシーバ・アダプタのレシーバ・バッファ内
のパケットの説明図である。 第10図は、トランスミッタ・アダプタ（単にトランスミ
ッタあるいはアダプタとも言う）の概要の説明図であ
る。 第11図は、トランスミッタ・アダプタのうちの有限状態
コントロール回路FSM1に関する部分の詳細な説明図であ
る。 第12図は、トランスミッタ・アダプタのうちの有限状態
コントロール回路FSM2に関する部分の詳細な説明図であ
る。 第13図は、トランスミッタFSM1の状態図である。 第14図は、トランスミッタFSM2の状態図である。 第15図は、レシーバFSM1の状態図である。 第16図は、レシーバFSM2の状態図である。 第17図は、第２図のネットワーク・コントロール・アダ
プタの概要の説明図である。 第18図は、第13図ないし第16図で用いる記号の説明図で
ある。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−96941（ＪＰ，Ａ) 特開 昭57−204655（ＪＰ，Ａ) 特開 昭55−11647（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】並列通信バスを通してソース・アダプタの
    FIFOメモリから宛先アダプタのFIFOメモリにパケットを
    転送する方法であって、 各転送対象パケットのリンク・アドレスを当該パケット
    内の先頭ワードに含ませておいた上で、以下のステップ
    を実行することを特徴とする方法。 （ａ）転送対象のパケットを上記FIFOメモリから１クロ
    ック・サイクルにつき１ワードずつ読み出すことを、上
    記パケットのすべてのワードが読み出されつくすまで繰
    り返す。 （ｂ）上記パケットの先頭ワードと最終ワードを識別し
    て上記パケットの境界を識別する。 （ｃ）１クロック・サイクルの間に、上記バスにアクセ
    スし得るすべてのアダプタにおいて、上記パケットの上
    記先頭ワードにある上記リンク・アドレスと当該アダプ
    タ自身に関するリンク・アダプタとを比較し、両者が一
    致したアダプタにおいて当該アダプタのFIFOメモリに上
    記パケットを書き込む。
  2. 【請求項２】通信バスにアクセスする複数のアダプタ間
    の競合を解消するための、以下の要件からなる装置。 （ａ）上記複数のアダプタと一対一に対応させた複数の
    セルを設け、かつこれらのセルをｉ番目のセルの出力が
    （ｉ＋１）番目のセルの入力となるように環状に配列す
    る。 （ｂ）上記セルの各々には、当該セルに対応するアダプ
    タが上記バスのアクセス権を得たことを示すトークンを
    ストアするためのトークン・ストア手段を設け、 該トークン・ストア手段は、先にここへのトークンのス
    トアが行われた場合でかつ他のアダプタの何れもが上記
    通信バスへのアクセスをリクエストしないとき、または
    上記場合でかつ対応するアダプタ自身が上記通信バスへ
    のアクセスをリクエストするとき、さらには当該セルに
    向けてトークンが送信中であってかつ対応するアダプタ
    が上記通信バスへのアクセスをリクエストするとき、の
    それぞれのときにトークンをストアする。 （ｃ）上記セルの各々には、トークンを他のセルに転送
    するトークン転送手段を設け、当該トークン転送手段
    は、当該セルに対応するアダプタが上記通信バスのアク
    セス権を欲しない場合において、先行するセルがトーク
    ンを当該セルに向けて送信中であるとき、または上記場
    合において当該セルが上記ストア手段にトークンをスト
    アしているとき、のそれぞれのときにトークンを他のセ
    ルに転送する。
  3. 【請求項３】通信ネットワークにアクセスする複数のア
    ダプタと一対一に対応させた複数のセルを設け、かつこ
    れらのセルを環状に配列し、 上記セルの各々には、当該セルに対応するアダプタが上
    記ネットワークのアクセス権を得たことを示すトークン
    をストアするためのトークン・ストア手段を設け、 上記環状ネットワークにおいて、現在上記ネットワーク
    のアクセス権を獲得しているアダプタに対応する第１の
    セルと次に上記ネットワークのアクセス権の獲得を欲す
    るアダプタに対応する第２のセルとの間に、上記ネット
    ワークへのアクセス権を欲しない中間セルがあるときに
    は、該中間セルをバイパスして上記第１のセルから上記
    第２のセルへトークンを転送する手段を設けた、 ことを特徴とするトークン・リング装置。
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