JPH0214381A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各クリアパルスによりデータ転送が制御され
る画像メモリ装置に関し、特に読み出し動作と書き込み
動作が同期して行われるＦＩＦＯ型の画像メモリ装置に
関する。

〔発明の概要〕

本発明の画像メモリ装置は、データの書き込み及び読み
出しを制御する第１及び第２のクリアパルスが供給され
るメモリ部を有する画像メモリ装置であって、データの
入出力時の遅延時間に応して遅延したパルスを発生させ
てメモリ部に供給する遅延手段を設けることにより、外
部コントローラーの構成を簡略化させるものである。

〔従来の技術） 画像信号の処理技術において、画像メモリ装置はその用
途を拡げつつある１例えば、くし型フィルター、ノイズ
リデュウサー、或いは静止画像表示、タイムベースコレ
クタ等と言った各種の用途に画像メモリ装置は用いられ
る。

従来の画像メモリ装置は、例えば第８図に示す構成を有
している。この画像メモリ装置は、いわゆるデュアルポ
ート型のＤＲＡＭであり、データの記憶のためのＤＲＡ
Ｍコア部８１を有し、書き込み用、読み出し用それぞれ
のシリアルレジスタ８２．８４及びデータレジスタ８３
．８５を有している。

その動作は、第９図に示すように、データの書き込みと
読み出しが並行して行われる。まず第ｎフィールドのデ
ータの書き込みは、垂直書き込みクリアパルスＶ　ＣＬ
　Ｒｗのパルス供給時Ｌ０における端子Ｄｉｎからのデ
ータＤ、１．。が、各レジスタ８２．８３を介してＤＲ
ＡＭコア部８１の例えば０００番地に書き込まれる。次
のクロックで、次のデータＤ７．１が次の００１番地へ
書き込まれ、以下、順次データが順次各番地に書き込ま
れて行く、このような１フイールドの書き込みが行われ
た後、次の垂直書き込みクリアパルスＶ　ＣＬ　Ｒｗの
パルス供給時Ｌ１で次の第ｎ＋１フィールドのデータＤ
　Ｉｌｅ　１　、。がまた０００番地から書き込まれる
。以下、同様の書き込み動作が続く。一方、デ一りの読
み出しは、上記垂直読み出しクリアパルスＶＣＬＲＲの
パルス供給のタイミングを垂直書き込みクリアパルスＶ
ＣＬＲｗのパルス供給のタイミングと一致させた場合、
その時刻１．からｍクロック遅延した時刻ｔ２で、第ｎ
フィールドのデータＤ７．。が端子り。ｕｔより出力さ
れる。このｍクロックの遅延は、上記シリアルレジスタ
８４゜データレジスフ８５等に起因する。

なお、このような画像メモリ装置に関する先行技術とし
ては、特開昭６２−２５６３００号公報、特開昭６２−
２５６５８７号公報、特開昭６２−２６０４８２号公報
、特開昭６３−７５９３号公報、特開昭６３−７５９４
号公報の各公報記載の各技術が存在する。

〔発明が解決しようとする課題〕

上述のくし型フィルター、ノイズリデュウサーのような
画像処理を行う場合には、正確に１フイールド遅延した
データが必要である。

しかしながら、上述のような画像メモリ装置においては
、各レジスタの動作等によって、読み出しのデータが１
フイ一ルド分に加えてｍクロック遅延している。このた
め、上記垂直読み出しクリアパルスＶＣＬＲ＋＋として
、垂直書き込みクリアパルスＶＣＬＲｗに比較してｍク
ロックだけ先行したパルスを供給する必要がある。その
結果、チップの外部に設けられる外部コントローラーに
ｍクロックだけ先行したパルスを発生させる機能が必要
となり、それがシステムの価格上昇や設計期間の長期間
化を招いていた。

そこで、本発明は上述の技術的な課題に鑑み、外部コン
トローラーの簡略化を実現するような画像メモリ装置の
提供を目的とする。

〔課題を解決するための手段〕

上述の技術的な課題を解決するために、本発明の画像メ
モリ装置は、データの書き込みに対する第１のクリアパ
ルスと、データの読み出しに対する第２のクリアパルス
とがそれぞれ供給されるメモリ部を有し、一方のクリア
パルスが供給されてからデータが入出力されるまでの遅
延分に応じて遅延されたパルスを発生させ、且つその遅
延されたパルスを他方のクリアパルスとして上記メモリ
部へ供給する遅延手段を有することを特徴とする。

第１のクリアパルスは、書き込み用の垂直クリアパルス
ＶＣＬＲｗ及び／または水平クリアパルスＨＣＬＲｗで
あり、第２のクリアパルスは読み出し用の垂直クリアパ
ルスＶＣＬＲ＋＋及び／または水平クリアパルスＨＣＬ
　Ｒ，である、上記遅延分を生ずるクリアパルスは、実
質上読み出し用の第２のクリアパルスであるが、第１の
クリアパルスでも良い。上記遅延手段は、所要のカウン
タ回路。

シフトレジスタ回路等により構成され、例えばクロック
の入力から遅延したパルスを発生させる。

メモリ部への供給は、その直接、間接を問わない。

間接の場合、−度遅延したパルスを外部端子へ出力し、
他の外部端子（例えばＶＣＬＲｗ端子）から入力させる
ようにしても良い、さらに、上記遅延手段には、その遅
延時間を調製する調製手段を設けることができる。上記
メモリ部は所要のポートを具備するが、そのボート数は
特に限定されな（作用〕 本発明の画像メモリ製置では、遅延手段によって一方の
クリアパルスのデータの遅延分に応じたパルスが発生す
る。その遅延分に応じたパルスは、他方のクリアパルス
として、メモリ部に供給される。その結果、その他方の
クリアパルス側のデータ入出力のタイミングを一方のク
リアパルス側と一致させることができ、これがチップ内
部で行われる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の画像メモリ装置を第１図〜第３図を参照しな
がら説明する。

本実施例の画像メモリ装置は、まず第１図に示ずように
、いわゆるデュアルポート型のビデオメモリである。

そのｔたる構成は、コントローラー回路２．　　ＤＩ’
？ＡＭコア部３．シリアルレジスタ４，５及びデータレ
ジスタ６．７を有したメモリ部と、遅延手段であるデイ
レイ回路ｌとから構成されており、外部からの人出力は
、端子ＣＫ　ｗ、　　ＣＫ＋＋にクロック信号が入力さ
れ、データ入力端子り１．、にデータ人力され、データ
出力端子Ｄ　ＯｕＬからデータが出力される。そして、
垂直のクリアパルスは、垂直読み出しクリアパルス■Ｃ
ＬＲＲのみ外部コントローラーから供給され、垂直書き
込みクリアパルスＶＣＬＲいは、デイレイ回路１からの
遅延垂直読み出しクリアパルスＶ　ＣＬ　ＲＲ（ｄｅｌ
ａｙ）を用いている。

各部について説明すると、コントローラー回路２は、各
垂直のクリアパルスに基づいて、データの書き込みや読
み出しを制御する信号を出力する回路である。ＤＲＡＭ
ＲＡＭコツ、マトリクス状に配列されたメモリセルから
なるメモリセルアレイであり、そのメモリセルの所定番
地にサンプリングされた画像データが書き込まれる。シ
リアルレジスタ４．５でデータの直並列変換が行われ、
そのシリアルレジスタ４，５と上記ＤＲＡＭＲＡＭコツ
のデータの転送はデータレジスタ６．７を介して行われ
る。垂直書き込みクリアパルス■ＣＬ　Ｒｗがコントロ
ーラー回路２へ供給された時、コントローラー回路２か
らの制御信号によって、その時点の入力データが例えば
ＯＯＯ番地に書き込まれる。また、垂直読み出しクリア
パルス■ＣＬＲ７がコントローラー回路２へ供給された
時、そのコントローラー回路２からの制御信号によって
、その時点からｍクロック（例えば６５クロック；実測
値）後に、０００番地のデータが読み出される機構にな
っている。この遅延がレジスタ等により生ずることは前
述したとおりである。

上記デイレイ回路ｌは、垂直読み出しクリアパルスＶ　
ＣＬ　Ｒ１にかかる遅延分のｍクロックの遅延を生しさ
せる回路である。−例としては、第２図に示す構成とす
ることができる。その構成は、ソフトレジスタ回路やカ
ウンタ回路から構成されるｍクロックのデイレイ回路２
１がチシプ内に設けられる。このデイレイ回路２１には
、クロック信号ＣＫ、が供給される。このクロック信号
によって、遅延分であるｍクロックが計数される。デイ
レイ回路２１には、遅延が生ずる側の垂直読み出しクリ
アパルスｖｃＬＲ＊が入力する。垂直読み出しクリアパ
ルスＶＣＬＲえのパルスが上記デイレイ回路２１によっ
てｍクロック分遅延され、それが遅延垂直読み出しクリ
アパルスＶ　ＣＬ　Ｒ＊（ｄｅｌａｙ）として出力され
る。第２図に示すように、遅延垂直読み出しクリアパル
スＶ　ＣＬ　Ｒ＋＋　　（ｄｅｌａｙ）の出力端子を垂
直書き込みクリアパルスＶＣＬＲｗの入力端子に近接し
て配置することで、容易に遅延垂直読み出しクリアパル
スＶ　ＣＬ　Ｒ＊　　（ｄｅｌａｙ）を垂直書き込みク
リアパルスＶ　ＣＬ　Ｒｗとしてメモリ部に供給できる
。すなわち、近接配置された両端子を接続することで、
遅延垂直読み出しクリアパルスＶ　ＣＬ　Ｒ＊　　（ｄ
ｅｌａｙ）が垂直書き込みクリアパルスＶ　ＣＬ　Ｒｗ
となり、垂直書き込みりリアパルスＶＣＬＲ−を遅らせ
て、垂直読み出しクリアパルスＶＣＬＲ＋ｔとのタイミ
ングを一致させることが実現される。

次に、第３図を参照しながら、本実施例の画像メモリ装
置の動作について説明する。前提として、第１図に示す
ように、隣接した遅延垂直読み出しクリアパルスＶＣＬ
Ｒｍ　　（ｄｅｌａｙ）の端子と、垂直書き込みクリア
パルスＶＣＬＲ−が相互に接続されており、垂直書き込
みクリアパルスＶＣＬＲｗは垂直読み出しクリアパルス
ＶＣＬＲｍからｍクロック遅延したものとする。

まず、時刻Ｔ、で、垂直読み出しクリアパルスＶＣＬＲ
＋＋のパルスが入力する。１フイールドのデータ数をｆ
個とすると、時刻Ｔ０のときのデータ出力は、第（ｎ−
２）フィールドにおけるデータＤａ−Ｚ＋ｆ−１１とさ
れる。以下、ｌクロツタ毎にデータが出力して行く、な
お、この間同時に第（ｎｌ）フィールドのデータもデー
タ入力端子Ｄｉｍから人力している。

次に、時刻Ｔ０からｍクロック後の時刻Ｔ１では、垂直
読み出しクリアパルスＶ　ＣＬ　Ｒ＋＋を上記デイレイ
回路ｌを介してｍクロック遅延させた垂直書き込みクリ
アパルスＶＣＬＲ−のパルスが供給される。この時、書
き込み側では、垂直書き込みクリアパルスＶＣＬＲ−の
パルス入力時が各フィールドの先頭のデータとなること
から、第ｎフィールドの先頭のデータとして、データＤ
、、、。が上記ＤＲＡＭコア部３の０００番地に書き込
まれる。読み出し側では、このクロックで同時に、１つ
前のフィールドである第（ｎ−１）フィールドの先頭の
データＤ＋ｔ−，，。が読み出される。これは、既にｍ
クロックの遅延を見込んで、ｍクロンク前の時刻Ｔ０に
垂直読み出しクリアパルスＶＣＬＲ３のパルスが入力し
ており、ｍクロック後の時刻Ｔ、でタイミング良くデー
タＤ□１、。が読み出されることになる。そして、次の
クロックでは、書き込み側で、データＤ１１＋１が書き
込まれ、読み出し側で、データＤ１１−１＋Ｉが読み出
される。以下順次、ｌフィールド期間内の各データが書
き込まれると同時に読み出され、それらの関係は、正確
に１フイールド遅延したものとなっている。

時刻Ｔ０から１フイールド後の時刻Ｔ２では、時刻Ｔ０
と同様に垂直読み出しクリアパルスｖＣＬＲ，が入力す
る。そして、そのｍクロック後の時刻Ｔ、で、時刻Ｔ１
と同様にデイレイ回路１により生成された垂直書き込み
クリアパルスＶＣＬＲ−のパルス入力がある。このとき
も同様に確実に１フイールド遅延した関係で書き込みと
読み出しが行われることになる。

このように、入力端子Ｄｉｍに入力する画像データと、
実施例の画像メモリ装置のデータ出力端子Ｄ　ｏａｔか
らの画像データを用いることによって、くし型フィルタ
ー、ノイズリデュウサー、特殊再生のような各種の画像
信号処理を確実に行うことができる。そして、特に、本
実施例の画像メモリ装置では、チップ内部のデイレイ回
路１を用いて遅延した垂直読み出しクリアパルスＶＣＬ
Ｒ。

（ｄｅｌａｙ）が形成されるため、端子に垂直読み出し
クリアパルスｖｃＬＲ＊を供給するのみで良い。

従って、垂直書き込みクリアパルスＶ　ＣＬ　Ｒｔ、を
供給するための外部コントローラーを設けなくとも良く
、その外部コントローラーを簡素化させることができる
。

第２の実施例 本実施例は、第１の実施例の変形例であって、遅延手段
の調製手段が設けられた画像メモリ装置の例である。

その要部は第４図に示すように構成される。チップ内４
０に、デイレイ回路４１が設けられ、このデイレイ回路
４１には垂直読み出しクリアパルスＶ　ＣＬ　Ｒ＊の入
力端子４３が接続され、そのパルスを遅延させて出力す
るための遅延垂直読み出しクリアパルスＶ　ＣＬ　Ｒ＊
　　（ｄｅｌａｙ）の出力端子４４も接続されている。

その出力端子４４に隣接して垂直書き込みクリアパルス
Ｖ　ＣＬ　Ｒｗの入力端子４５が設けられている。この
デイレイ回路４１にはクロック信号ＣＫ、も入力する。

そして、調製手段の一部として、上記デイレイ回路４Ｉ
と接続するように、切り替え用の複数の端子４２が設け
られている。この調製手段は、例えばデイレイ回路４１
の遅延時間を（ｍ−ｍｌ）クロックから（ｍ−ｍ２）ク
ロックまで、何段階かに切り替えるために設けられいる
。すなわち、上記端子４２に供給される信号に応じて、
デイレイ回路４１の遅延時間を決定し、それに基づいて
遅延垂直読み出しクリアパルスＶ　ＣＬ　Ｒ＊　　（ｄ
ｅｌａｙ）を出力させることができる。なお、端子４２
への信号はパラレル入力に限定されず、シリアル入力で
も良い。

このようにデイレイ回路４１の調製手段を設けることに
より、周辺回路のラッチ等により、遅延時間が付加され
る場合まで、確実に１フイールドの遅延した画像データ
を得ることができる。

第５図に本実施例の応用例を示す。第５図はノイズリデ
ュウサーの例であり、画像信号が（１−Ｋ）の係数発生
回路３４を介して加算回路３２に入力する。加算回路３
２にはさらに画像メモリ装置３１の出力がＫの係数発生
回路３３を介して入力する。これら２人力が加算されて
上記画像メモリ装置３１に入力し、■フィールドの遅延
後、画像データが出力される。

このブロック回路において、係数発生回路３３に遅延時
間ｍ、がある時、遅延時間の調製されていない画像メモ
リ装置を用いた場合には、その遅延時間ｍ３の分だけ、
１フイールドの遅延からずれることになる。そこで、本
実施例の如き、調製手段を用いてデイレイ回路４Ｉの遅
延時間をｍ十ｍ、クロックとすることで、１フイールド
からのずれは補償されることになる。

第３の実施例 本実施例は、垂直クリアパルスではなく、水平クリアパ
ルスについて、デイレイ回路を設けた例である。

本実施例の画像メモリ装置の要部は、第６図に示すよう
な構成とされる。画像メモリ装置のある１ラインのデー
タと次の１ラインのデータから画像処理を行う場合、ｌ
ラインの遅延が必要となる。

本実施例では、その１ラインの遅延を上述の第１の実施
例と同じ構成で、確実にｌライン分遅延した信号を得る
ことができ、非巡回モードでの利用を図ることができる
。

その構成は、チップ５０内にデイレイ回路５１が設けら
れる。このデイレイ回路５１には、水平読み出しクリア
パルスＨＣＬＲ，が端子５２から入力し、ｍ４クロツク
だけ遅延した遅延水平読み出しクリアパルスＨＣＬ　Ｒ
＋＋　　（ｄｅｌａｙ）が端子５３から出力される。そ
して、端子５３を水平書き込みクロックＨＣＬＲｗの端
子５４に接続して、上記ｍ４クロツクだけ遅延した遅延
水平読み出しクリアパルスＨＣＬＲえ　（ｄｅｌａｙ）
を供給することで、ｌラインにおけるｍ４クロツクの遅
延を補償することができる。このデイレイ回路５Ｉに調
製手段を設けても良い。

なお、本実施例の水平クリアパルス用の遅延手段を垂直
クリアパルス用の遅延手段と共に同一チノブ上に設ける
こともできる。

第４の実施例 本実施例は、調製手段を設けた例の変形例である。

その構成は第７図に示すようなものとされる。

デイレイ回路を（ｍ−ｍ、）クロックだけ遅延させる第
１のデイレイ回路６１と、ｍ１クロツクだけ遅延させる
第２のデイレイ回路６２に分ける。

これら各デイレイ回路６１．６２にはクロック信号ＣＫ
、が供給される。そして、端子６４が第１のデイレイ回
路６１の入力用に設けられ、端子６５が第１のデイレイ
回路６１の出力用に設けられる。第２のデイレイ回路６
２は上記第１のデイレイ回路６１の出力が入力するもの
とされ、その出力用には端子６６が設けられる。その端
子６６に近接して書き込みクリアパルスの入力端子６７
が設けられる。

このような構成の画像メモリ装置では、上記端子６５か
らは、第１のデイレイ回路６１のみ介しているために、
（ｍ−ｍｌ　）クロックだけ遅延させたクリアパルスが
得られる。そして、上記端子６６からは、第１及び第２
のデイレイ回路６１６２０両方の遅延時間を加算したｍ
クロックの遅延時間が得られることになる。この調製手
段においては、特に切り替え用のピンを設けずに、遅延
時間の調製が実現されることになる。

なお、デイレイ回路の数は、２つに限定されるものでは
なく、その要求される段数に応じて設けることができる
。

なお、本発明の画像メモリ装置は、上述の第１〜第４の
実施例に限定されず、その要旨を逸脱しない範囲での種
々の変更が可能である。

〔発明の効果〕

本発明の画像メモリ装置は、一方のクリアパルスの遅延
時間を補償するような遅延手段を設けているために、確
実にある遅延時間のデータを出力させることができる。

特に、これがチップ内部で行われるため、外部コントロ
ーラーを簡素化させることができ、従って、画像処理シ
ステムの設計時間の短縮やシステム全体のコストダウン
を図ることができる。

【図面の簡単な説明】

第１図は本発明の画像メモリ装置の一例のブロック図、
第２図はその要部にかかるブロック図、第３図は本発明
の画像メモリ装置の一例の動作を説明するためのタイミ
ングチャート、第４図は本発明の画像メモリ装置の他の
一例の要部を示すブロック図、第５図は本発明の画像メ
モリ装置のさらに他の一例の要部を示すブロック図、第
６図は本発明の画像メモリ装置のまたさらに他の一例の
要部を示すブロック図、第７図は本発明の画像メモリ装
置の他の一例の変形例の要部を示すブロック図である。 第８図は従来の画像メモリ装置の一例のブロック図、第
９図はその動作を説明するためのタイミングチャートで
ある。 １．２１，４１，５１，６２．６３・・・デイレイ回路 ２・・・コントローラー回路 ３・・・ＤＲＡＭコア部

Claims (2)

【特許請求の範囲】
1. （１）データの書き込みに対する第１のクリアパルスと
   、データの読み出しに対する第２のクリアパルスとがそ
   れぞれ供給されるメモリ部を有し、一方のクリアパルス
   が供給されてからデータが入出力されるまでの遅延分に
   応じて遅延されたパルスを発生させ、且つその遅延され
   たパルスを他方のクリアパルスとして上記メモリ部へ供
   給する遅延手段を具備してなる画像メモリ装置。
2. （２）遅延手段に対する調製手段を有することを特徴と
   する請求項第（１）項記載の画像メモリ装置。