JPH0486117A - 巡回型デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、ＦＩＦＯメモリを利用して構成した映像信
号処理装置等に用いる巡回型デジタルフィルタに関する
。

〔従来の技術〕

従来、ＦＩＦＯメモリを利用して構成する巡回型デジタ
ルフィルタは、ＦＩＦＯメモリのアクセス時間及び演算
器等の遅延時間を考慮に入れ、第３図に示すように、Ｆ
ＩＦＯメモリ４の入力側及び出力側にＤタイプフリップ
フロップ３．５を用いて、データの遅延を整合させるよ
うに構成している。なお第３図において、■は映像信号
の入力端子、２は人力映像信号とメモリ出力信号とを演
算する演算器、６は後述のＦＩＦＯメモリ４のリセット
回路を示している。

〔発明が解決しようとする課題〕

しかしながら、第３図に示すように、ＦＩＦＯメモリを
利用した巡回型デジタルフィルタにおいて、Ｄタイプフ
リップフコツブ３．５を用いて遅延を整合させるように
構成した場合、第４図に示すように、ＦＩＦＯメモリ４
とＤタイプフリップフロン１３．５で、遅延時間が映像
信号１周期となるような、ＦＩＦＯメモリ４のリセット
回路６を設ける必要がある。またこのリセット回路６を
ＦＩＦＯメモリ４とモノリシック化する場合、すセット
回路を付加するため、Ｄタイプフリップフロップ相当分
のメモリセルを削除する必要はないけれども物理的なス
ペースが必要となる。

本発明は、従来の巡回型デジタルフィルタにおける上記
問題点を解消するためになされたもので、巡回型デジタ
ルフィルタ固有の特性補正のためにリセット回路等の大
なる制御回路を組み込む必要がなく、またモノリシック
化に際しても汎用的に既存のメモリセルを利用すること
が可能な巡回型デジタルフィルタを提供することを目的
とする。

（課題を解決するための手段及び作用）上記問題点を解
決するため、本発明は、演夏器とＦＩＦＯメモリとＤタ
イプフリップフロップとを有する巡回型デジタルフィル
タにおいて、少なくとも一つのシフトレジスタを備え、
該シフトレジスタを前記ＦＩＦＯメモリのりセント制御
に用いるように構成するものである。

このように構成した巡回型デジタルフィルタにおいては
、巡回型デジタルフィルタ内に用いられているＤタイプ
フリップフロップの段数程度のシフトレジスタによりＦ
ＩＦＯメモリを制御し、映像信号１周期分を変えること
なく処理可能となる。

またシフトレジスタをＦＩＦＯメモリとモノリシック化
する場合も、ＦＩＦＯメモリのリセット信号系に予めシ
フトレジスタを組み込んでおけば、僅かな配線変更でモ
ノリシック化した巡回型デジタルフィルタを実現するこ
とが可能となる。

〔実施例］ 次に実施例について説明する。第１図は、本発明に係る
巡回型デジタルフィルタの実施例を示すブロック構成図
で、この実施例は、同期信号として水平同期パルスＨＤ
を利用したライン間演算による巡回型デジタルフィルタ
の構成例である。図において、ｌはデジタルフィルタへ
の映像信号入力端子、２は入力映像信号とＦＩＦＯメモ
リ出力信号とをｆ４Ｘする演夏器、３，５は前記演夏器
２及びＦＩＦＯメモリ４の出力伝播遅延時間補正のため
のＤタイプフリップフロップである。なお７は後述のシ
フトレジスタである。

このように構成された巡回型デジタルフィルタにおいて
、入力映像信号は水平同期パルスＨＤに同期してデジタ
ルフィルタの映像信号入力端子ｌに入力され、演夏器２
及びＤタイプフリ・ンブフロンブ３を介してＦＩＦＯメ
モリ４へ転送されるが、デジタルフィルタ内には２段の
Ｄタイプフリップフロップ３，５が使用されており、Ｆ
ＩＦＯメモリ４をＩＨ遅延線としてそのまま利用すると
、デジタルフィルタ内の遅延は、ＩＨ＋２０（Ｄ：Ｄタ
イプフリップフロップの遅延時間）となり、ライン間演
夏ができなくなる。

そこで本発明においては、シフトレジスタ７を配置し、
このシフトレジスタ７に水平同期パルス）（Ｄを入力し
、第２図に示すように、Ｄタイプフリップフロフブ２段
相当遅れた信号ＨＤ’を生成し、これを利用してＦＩＦ
Ｏメモリ４のリセット制御を行うように構成する。

本実施例の場合、ＦＩＦＯメモリ４をＩＨ遅延線として
利用した場合、データがフリップフロップ２段分遅れて
出力ライン８に現れると解釈できるので、リセット制御
により、ＦＩＦＯメモリ４を２クロツク（２Ｄ）分早く
アクセスすれば、デジタルフィルタ内遅延をＩＨにする
ことができる。

したがって水平同期パルスＨＤをＦＩＦＯメモリのリー
ドセントに、遅延同期信号ＨＤ’をライトリセットに用
いることにより遅延を整合させた巡回型デジタルフィル
タを構成することができる。

またＦＩＦＯメモリのりセント信号系に予めシフトレジ
スタを搭載しておくことにより、僅かな配線変更で容易
にモノリシック化した巡回型デジタルフィルタを構成す
ることができる。

上記実施例では、ＦＩＦＯメモリをＩＨのラインメモリ
として利用する場合を想定して説明したものを示したが
、フィールドメモリを利用したデジタルフィルタにも本
発明を応用することが可能である。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、シフトレジスタを設けＦＩＦＯメモリのりセント制御
に用いるように構成したので、大規模な別個に構成した
りセント制御回路を必要とせず、容易に巡回型デジタル
フィルタを構成することができる。またシフトレジスタ
をＦＩＦＯメモリのリセット信号系に予め組み込むこと
により僅かな配線変更でモノリシック化した巡回型デジ
タルフィルタを実現することができる。

【図面の簡単な説明】

第１図は、本発明に係る巡回型デジタルフィルタの一実
施例を示すブロック構成図、第２図は、その動作を説明
するためのタイミングチャート、第３図は、従来の巡回
型デジタルフィルタの構成例を示すブロック構成図、第
４図は、その動作を説明するためのタイミングチャート
である。 図において、工は映像信号の入力端子、２は演算器、３
．５はＤタイプフリップフロップ、４はＦＩＦＯメモリ
、６はリセ・ント回路、７はシフトレジスタを示す。 特許出願人　オリンパス光学工業株式会社第１図 第２図 〒 Ｄ

Claims (1)

1. 【特許請求の範囲】 １、演算器とＦＩＦＯメモリとＤタイプフリップフロッ
   プとを有する巡回型デジタルフィルタにおいて、少なく
   とも一つのシフトレジスタを備え、該シフトレジスタを
   前記ＦＩＦＯメモリのリセット制御に用いることを特徴
   とする巡回型デジタルフィルタ。 ２、前記シフトレジスタを前記ＦＩＦＯメモリのリセッ
   ト信号系に一体的に組み込んで配置したことを特徴とす
   る請求項１記載の巡回型デジタルフィルタ。