JPH02143843U - - Google Patents
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- Publication number
- JPH02143843U JPH02143843U JP5121889U JP5121889U JPH02143843U JP H02143843 U JPH02143843 U JP H02143843U JP 5121889 U JP5121889 U JP 5121889U JP 5121889 U JP5121889 U JP 5121889U JP H02143843 U JPH02143843 U JP H02143843U
- Authority
- JP
- Japan
- Prior art keywords
- input
- input buffer
- circuit
- internal circuit
- level
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案の実施例を示すブロツク図、第
２図は第１図に示すレベル保持回路の具体例を示
す図、第３図は第１図に示す入力バツフア周辺の
構成を示す図、第４図は電源オフ時の状態変化を
示すタイミングチヤートである。 １……入力バツフア、２……レベル保持回路。
２図は第１図に示すレベル保持回路の具体例を示
す図、第３図は第１図に示す入力バツフア周辺の
構成を示す図、第４図は電源オフ時の状態変化を
示すタイミングチヤートである。 １……入力バツフア、２……レベル保持回路。
Claims (1)
- 外部より到来する入力信号をバツフアリングし
、ゲート信号によつて入力信号と内部回路とを電
気的に絶縁する入力バツフアと、電源の状態を監
視し瞬時に高負荷がかかつたことを検出して上記
入力バツフアをゲートし、内部回路の入力レベル
を安定化するレベル保持回路とを具備することを
特徴とするゲートアレイのラツシユ電流制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121889U JPH02143843U (ja) | 1989-04-28 | 1989-04-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121889U JPH02143843U (ja) | 1989-04-28 | 1989-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143843U true JPH02143843U (ja) | 1990-12-06 |
Family
ID=31570454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5121889U Pending JPH02143843U (ja) | 1989-04-28 | 1989-04-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143843U (ja) |
-
1989
- 1989-04-28 JP JP5121889U patent/JPH02143843U/ja active Pending