JPH02144624A - 先行ゼロ予測による正規化装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータにおける加算正規化（Ａｄｄｉｔ
ｉｏｎ−Ｎｏｒｍａｌｉｚａｔｉｏｎ）処理の実行に要
する時間を削減する方法および装置に関する６さらに詳
しくは、先行ゼロ処理をオペランドの加算と並行して実
行することによるコンピュータにおける浮動小数点加算
結果の正規化に関する。

Ｂ、従来技術およびその問題点 電子計算処理における正規化は固定基点に対する数値の
参照手段として使用される。正規化は基点に２ビット隣
接し逆極性のすべての符号ビット伝引き出す０表１はあ
る浮動小数点を持つ３２ビツト・レジスタの例である。

正規化命令が出されると、非正規化数値ビットが小数点
の両サイドのビットが逆の値になるまでレジスタの最重
要ビット（ＭＳＢ）へ向けてシフトされる。その後、数
値は表１に示すごとく正規化される。負数は正数と同様
に正規化されることが理解される９ここに示した正規化
処理の後、浮動小数点数の指数がシフト総数に従ってｒ
Ａ整される。

表１ 基点 これまでは浮動小数点加算の正規化処理のために、次に
示す３つのステップが実行されるのが一般的であった。

１）２つの項あるいはオペランドＡ、Ｂの加算（最小の
ｌｏｇ（Ｎ）時間を要するプロセス）２）結果における
先行０／１の判別（結果の符号によって異なる）。これ
により先行ゼロが判明（ＬＺＤ：＝ｌｓａｄｉｎｇ　　
　ｚｅｒｏ　　　ｄａｔｅｅｔｉｏｎ）する。

３）加算結果を適当な量シフトする。

このＬＺＤを有効に利用したシステムの実施例は例えば
米国特許第４，６３１，６９６号、第４゜６４４．４９
０号、第４，６４９，５０８号および特開昭５７−１９
６３５１号に示されている。

この日本特許でキャリーの発生が予測さ九でいるように
加算中におけるいくつかの予測はこれらの従来技術に示
されているが、それでも結果の正規化処理が開始される
前に加算機能を完結するのを待たなければならないのが
一般的である。そのためにこハらの従来技術では比較的
時間のかかる処理となってしまう。本発明では加算正規
化処理に要する時間を削減するために、先行１７０判別
処理を加算と同時に実行する方法およびシステムを提供
する。

Ｃ０本発明の概要 上述した従来技術における先行ゼロ判別（ＬＺＤ）処理
。すなわち電算化された浮動小数点加算における２つの
オペランドＡ、Ｈの加算の完了の後に実行される先行ゼ
ロ判別（ＬＺＤ）処理とは異なり、本発明では加算処理
と並行して先行０／１予測（ＬＺＡ＝ｌｅａｄｉｎｇ　
　ｚｅｒｏ　　ａｎｔｉｃｉｐａｔｉｏｎ）が実行され
る。結果として電算処理における加算正規化に関する時
間は確実に削減される。

この改良された処理はオペランド（ＡおよびＢ）の対応
ビット位置のビット比較から生ずるＸ０Ｒ（Ｐｅ　Ｐｒ
ｏｐａｇａｔ、ａ＝伝搬）、ＡＮＤ　ＣＧ。

Ｇａｎｅｒａｔｓ＝発生）　＋ＮＯＲ（Ｚ、Ｚａ　ｒＯ
＝ゼロ）状態信号を処理するネットワークの組合せを使
用することによって達成される。これは加算における最
重要ビット（ＭＳＢ）の側から開始される。まず、初期
状態信号の状態が判別され。

もし状態がＧあるいはＺであればシフト数を表す信号が
発生される。この数は判別された各連続状１ｍ信号のカ
ウントであり、状態が真（ＴＲＵＥ）である限りにおい
て発生される。状態が偽（Ｎ。

Ｔ　　ＴＲＵＥ）になるとシフト量信号の発生は停止さ
れ、調整信号が発生される。浮動小数点加算の合計の指
数を決定するために、シフト量のカウントは調整信号と
合算される。後の合計値が正規化の結果を与えるオペラ
ンドの合計の指数である。

調整信号は偽（ＮＯＴ　　ＴＲＵＥ）ビット位置におけ
るキャリー（ＣＡＲＲＹ）に基づいていおり。

偽位置の状態が加算結果の正負を決定するのに使用され
る。

初期状態がＰであると、シフト数信号の停止は偽（ＮＯ
Ｔ　　ＴＲＵＥ）ビット位置に続くビット位πにおける
状ｊＪ倍信号状態によることとなる。

偽ビット位置における第２状態（ＧまたはＺ）が第３状
態の状態信号を伴うものである場合にはシフト数信号の
発生は第３状態が偽となるまで続く。

あるいは、シフト信号は偽位置に続くビット位置で停止
される。これらの場合において調整イボ号はシフト信号
が停止されたビット位置におけるキャリーに基づくこと
となり、この位置における状態が加算結果の正負を決定
することとなる。

シリアノＬ＋・ネットワークに加えて、対応ビット位置
におけるビットの比較により生ずるＺｉ〜Ｚｎ。

Ｐ□〜Ｐｎ、およびＧ８〜Ｇｎ状ａＭ号を含むｎビット
長のブロックとして固有状態入力を受は入れ、応答とし
てｚｚ、ｐｐ、ＰＺ、ＰＧ、およびＧＧ倍信号含む中間
状態出力を発生するような並列形態のネットワークにお
いても同様である。これらの中間状態出力をＯＲ処理す
ることによって、シフト・カウントおよび調整信号を指
示する信号がシフト・カウントの最後のビット位置に基
づいて生成されることとなる。シフト・カウントと調整
Ｍ号との合算はオペランドＡとＢの浮動小数点加算の合
計の指数を決定するのに使用される。基本的実行ネット
ワークにおける変更あるいは簡略化はそれぞれの場合に
応じて可能である。

Ｄ。実施例 本発明は計算機による浮動小数点加算における２つのオ
ペランドＡおよびＢの加算処理と並行しで先行０／ｉ予
測（ＬＺＡ＝１ｅａｄｉｎＨｚ６ｒｏ　　ａｎｔｉｃｉ
ｐａｔｉｏｎ）を実行することで電算処理における加算
正規化に要する時間を確実に削減させる。従来は第２図
に示すごとく。

浮動小数点加算器１０におけるオペランドＡおよびオペ
ランドＢの加算結果はシフタ２０と先行ゼ１コ判別（Ｌ
ＺＤ）論理３０に渡される。先行ゼロが判別されるとＬ
ＺＤ３０の出力はシフタ２０の動作に作用し、その後正
規化結果を表す出力を発生させる。これとは対称的に第
１図で示すごとく本発明に係る先行ゼロ予測（ＬＺＡ）
論理４０は加算器１０と並行してオペランドＡ、Ｂを受
は取す一シフタ２０に対して加算結果とほぼ同時にその
出力を与える、これによって正規化の結果はより速く生
成され浮動小数点加算処理のスピードが増大するゆ このエンド反復コンビネーション・ネットワークを達成
する実行システムを供給する具体的な手段は以下に示す
事項から理解される方法、及び機器の組合せによってよ
り詳しく説明される。

まず、表１に示した非正規化浮動小数点数の１つが浮動
小数点の加算結果（Ａ＋Ｂ）であるとする。あらゆる値
Ａ、Ｂの加算は基本的に４つのケースを取りうる。

（１）（Ａ＜Ｏ，Ｂ＞Ｏ）は（３）および（４）と同様
であり、単にＡ、Ｂを入れ替えた場合に相当する。

ここでオペランドＡ、オペランドＢのビット対ビット関
係を表す３つの補助等式を定義する。これらの論理表現
は以下のようになる。

２“ＮＯＲ（ａｓ・ｂｌ）（２°１） １”　ｍ　ＸＯＲ（ａ、、　ｂｉ）　　　　（２；　２
）Ｇ、　ｓ　ＡＮＤ　（ａＬ、　ｂｉ）　　　　（２，
３）これらの論理機能は一般のコンピュータ、例えばＪ
ＢＭ３７０に用いられる桁上げ先見法（ＣＬＡ）に使用
されるものと極めて類似している。実際。

Ｐ、ＧおよびＺ信号はこのようなコンピュータにおいて
いかなる加算回路も用いず発生させ得るものであり、し
たがってＣＬＡ機能を有するこれらのコンピュータによ
って本発明を実行することが可能である。従って１発明
の目的における入力はこれらのＰ、Ｇ、Ｚｉ号となり、
これらの１つが各ビット位置における真（１）となり得
る。

ここであらゆる可能なケースを考える９本発明に係わる
先行Ｏ／′１予測（ＬＺＡ）の有限状態表現は以下のご
とく構成される。

Ｃａ５ａ　ｌ：　　　ム＞０．　　　Ｂｏｏ、　　　Ａ
＋Ｂ＞０当然、ＡとＢの組合せはおびただしい数となる
。

同じ結果を生ずる特定のＡとＢの組合せを以下の表；２
Ｉ：示す。

表２ ａ）　　　　　Ａ　　　　　　　０００００００１００
０１００００１００１１）ＯＯＬＯＬＯＯＯＯＯＯＢ　
　　　　　　Ｑ　００００００００１１０１００００１
００１０００１００００１００ｂ）　　　　＾　　　　
　　Ｏ０ＯＯＯＯＯＯ１００１００００１００ＬＯＯＯ
１０１０００ＱＯＯＢ　　　　　　　Ｏ０ＯＯＯＯＯＯ
１１１０１ＱＯＯＯｉＯ０１０００１００００１００５
Ｂ ＣＡＲＲＹコ１ ５Ｂ ＬＺＡの状態表示は表２の例示の解釈から得ることがで
きる。まず最初に先行０／１予測が加算の最重要ビット
（ＭＳＢ）の側から開始される。他のステートメントは
以下のごとく要約される。

１．１−ＭＳＢがＺ信号であるならＬＺＡが状態に入り
Ｚ信号が真１例えば（１）である限りにおいて不変のま
ま維持される。

１°２−各Ｚ入力に対してＬＺＡは左シフト信号（ＳＨ
Ｌ）を発生する。

１．３−先行０／１予測はに番目の２人力が偽。

すなわち（０）であるとき終了する。続いてＬＺＡはキ
ャリーをに番目の２位置を計算の考慮にいれて、以下の
式に基づいて調整（ＡＤＪＵＳＴＭＥＮＴ）信号（ＡＤ
）を生成する。

ＡＤ＝ＣＡＲＲＹ　（２，４） ＡＤ高出カド−タル・シフトとなる右シフト（ＲＩＧＨ
Ｔ−ＳＨＩ　ＦＴ）信号である。

５Ｈ＝ＳＨＬ　　ＡＤ　　（２，５） トータル・シフト量（ＳＨ）は浮動小数点数の指数変更
に重要なものとなる。

ビットの１つの’　ＮＯＲ’がキャリー出力に基づくの
と同様最終的に正規化を異ならしめることが分かる。

表２の例において、ト・−タル・シフト量は以下によっ
て与えられる。

ａ）ＳＨＬ＝６．ＡＤ＝Ｏ，５Ｈ＝６゜ｂ）ＳＨＬ＝７
．ＡＤ＝１，５Ｈ＝６゜上記の説明から得られる状態図
は第３図に示される。

ケース２：　　Ａ＜Ｏ，Ｂ＜Ｏ，Ａ＋Ｂ＜０このケース
は２つの負数の加算に対応する。

表３ ａ）　　　Ａ　　　　ｌ　１１１１１１１００００００
１０００１０００００００１０１００１】、１１１１１
１１１００００１０１０００００１ｉ００００１００１
０ｂ） ム １１ＸＩＩＩＩＯ１１００ＯＯ１００Ｏ１００ＯＯＯＯ
Ｏ１０１００１１１１１１１１１１１０００１０１，０
ＯＯＯＯ１，１００００１００ＬＯ５Ｂ ＣＡＲＲＹ尊１ ５Ｂ 表３に示された例から始める。

２．１−Ｍ５ＢがＧ信号のときＬＺＡはＧ状態に入り、
Ｇ信号が真、例えば（１）である限りにおいて不変のま
ま維持される。

２．２−各Ｇ入力に対してＬＺＡは左シフト信号（ＳＨ
Ｌ）を発生する。

２．３−先行０／ｌ予測はに番目のＧ入力が偽。

すなわち（０）であるとき終了する。続いてＬＺＡはキ
ャリーをに番目のＧ位置を計算の考慮にいれて、以下の
式に基づいてｔＮｌ　（ＡＤＪＵＳＴＭＥＮＴ）信号（
ＡＤ）を生成する。

ＡＤ＝ＩＮＶ　（ＣＡＲＲＹ）　　　（２，６）これは
キャリー；０のときＡＤ＝１．　キャリー＝１のときＡ
Ｄ＝Ｏであることを示す。

上述のケースに対して、（Ａ＜Ｏ，Ｂ＜Ｏ）のＬＺＡは
両オペランドのＭＳＢサイドのビット比較が真である限
りにおいて継続する。この２面性は負数を得るための２
進コンブリメント・オペランドからのものである。

ＬＺＡの」メ下の動作は同じシフト量を生じさせる。

（−Ａ）＋　（−Ｂ）　　　（−）（Ａ＋Ｂ）（２，７
）ケース１　　　　　　　　ケース２ 最後に第４図に示す状態図に拡張させる。

ケース３　：　Ａ＞Ｏ，Ｂ＜Ｏ，Ａ＋Ｂ＞０このケース
は正数における減算に対ぼする。

表４ ａ） ム １１１１１１Ｌ１１１１０１００ＱＯＩＯ０１０ＱＯＩ
ＱＯＯＯ１００ｂ） ム ０００ＱＯＯＯＩＯＩ１１１１０ＧＩＱＯ１００ＯＩＯ
１００ＯＯＯＯＣ） ム ０００１０００００１１１１１００１００１０００１０
１ＱＯＯＯＯＯ１１１１００００１１ｉ１１１０（１０
１００１０００１００００１００ｄ） ム １１１１０００ｉ００１０１ＱＯＯＯＩＯＱ１００Ｏ１
００００１ＤＯ上記の例において用いられる前述のスア
　！−メントは以下のごとくとなる。

３、］、−ＭＳＢがＰ信号のときＬＺＡはＰ状態に入り
、Ｐ信号が真１例えば（１）である限りにおいて不変の
まま維持される。

３．２−各Ｐ入力に対してＬＺＡは左シフト信号（ＳＨ
Ｌ）を発生する。

３．３−、、ｉ番目の入力信号がＧ信号であると、新し
い状態は前述のケースで現れたＺ状態となる。

ＬＺＡは左シフト出力を発生させステートメント１．２
へ進む。

表４の例においてトータル・シフト量は以下によって与
えられる。

ａ）ＳＨＬ＝７．ＡＤ＝１．５Ｈ＝＝６゜ｂ）ＳＨＬ＝
７．ＡＤ＝ｌ、ＳＨ：６゜ｃ）ＳＨＬ＝７．ＡＤ＝１，
５Ｈ＝６゜ｃｉ）ＳＨＬ＝６．ＡＤ＝Ｏ，５Ｈ＝６゜先
のケースで示された状態図は第５図に示すようにステー
トメント３．１〜３．３を含んだ形で拡張される。

ケーｘ４−　：　Ａｇｏ、Ｂｏｏ、Ａ＋Ｂ＜０上記の説
明に基づいて、このケースはＬＺＡにょって表されるよ
うな有限状態マシンに容易に含ませることができる。

表５ ａ） ム ｏ　ｏｏｏｏｏｏｏｏｏｔｏｏｏｔｏｏａｔｏｏｏｏｏ
ｏｏｉｏｔｏｏｘ１１１１１Ｌ１００１１００１０１０
００００１１００００１００１０ｂ） ム ００００００００００００００ｔＧＯＯ１００００００
０１０１００１１１ＬＬ１１１０１００００１０１００
０００１１００００１００１０Ｃ） ム ＯＱＯＯ１１１１００００００１０００１ＱＯＯＯＱＯ
Ｏ１０１ＱＯ１δ Ｌ　ＬｌｏｌｌｌｌｌｏｏｏｏＬＯＩＱＯＯＧＯｌｌｏ
ｏｏｏｌｏｏｔＯｄ） ム Ｑ　０ＯＯ１１１１１１００００１ＱＱＯＩＱＯＯＯＯ
ＯＯ１０１００１１１１０１１１０１１０００ＸＯＬＯ
ＯＯＯＯＩＬＯＱＯＯＬＯＯＩＯ？ｔｓ！１ ■ 表５に示さ九た各側から分かるように、このケースもＰ
状態からスタートする。従って上述した（３．１〜３．
２）の状態はここでも有効である。

しかしＰ状態の後の入力はＧではなくＺとなる。

その結果、ＬＺＡの新しい状態は異なったものとなりＧ
状態によって指定される。ここでの状態コンデイション
は以下のごとくなる。

４．１〜４．２は３．１〜３．２と同様である。

４．３−ｍ番目の入力がＺ信号であるとき左シフト信号
を出力し、ステートメント２．２へ進む。

トータル・シフト量は以下のごとく与えられる。

ａ）ＳＨＬ＝７．ＡＤ＝１，５Ｈ＝６゜ｂ）ＳＨＬ＝７
．ＡＤ＝ｌ、５Ｈ＝６゜ｅ）ＳＨＬ＝７．ＡＤ＝１，５
Ｈ＝６゜ｄ）ＳＨＬ＝６．ＡＤ＝Ｏ，５Ｈ＝６゜一般的
な状態図は第６図に示すようになる。

調整（ＡＤＪＵＳＴＭＥＮＴ）にかかるキャリー（ＣＡ
ＲＲＹ）から離れた有限状態÷シン表現の論理は以下の
ごとくなる。

Ｚ＝ＺＫ＋Ｐ工ＧＺＫ−（ｉ＋１） （正結果）　　　　（２，８） Ｇ二ＧＫ＋Ｐ工ＺＧＫ−（ｉ＋１） （負結果）　　　　（２，９） Ｚ状態は（ｋ）のＺ入力または（ｉ）のＰ入力に１つの
Ｇおよび（に−ｉ　−１）のＺ入力が続いたときに発生
する。同様のステートメントはＧ状態においても発生し
得る。

トータル・シフト量は別にして、ＬＺＡのシーケンシャ
ル・モデルもまた加算の最終結果が正となるか負となる
かを先行０／ｌ予測の終了以前の先行状態に従って指摘
する。もしその先行状態がＺ状態であるなら最終結果は
正であり、さもなければ負である。というのは第６図で
示すようにＰ状態が常にＺにあるいはＧ状態に先行する
からである。

ＬＺＡの有限状態モデルがビット長（Ｎ）によってはキ
ャリー先見加算と同程度の速度を保つとは限らないであ
ろう直列入力列のエントりを許容する、したがってＰ、
Ｇ、Ｚ入力のプロセスは先見構成と同様、並行アルゴリ
ズムによることが望ましい、ブロック長りの選択ブロッ
クの入力データから処理を開始する最終的な構成は、異
なる状態および入力の組み合わせと解釈される先行の有
限状態マシンによる並行手段であると解釈し得る。

したがって、先行０／１予測は結果的には任意のブロッ
ク長に拡張できるが、４ビツトのブロック長を用いた数
的処理であるといえる。に番目のピッ１−位置から始め
ると仮定するとこの位置での可能な入力組合せは以下の
ごとくなる、１ｇ１ｔ ■ に 、、、、　　　２．、。

、、、、　　　Ｐ、、。

０．０、　　　、、、、　　　、、、、　　　Ｇ、＋。

ｋ番目と（ｋ−３）番目のビット位置間の列に従ったＬ
ＺＡの状態出力は以下のごとく定義される。

”ｕｃ　＝　７′Ｌ”（ｈ−ｇ　”（ｋ−ｇ　”　ｃｈ
−ｓ）（３，１） け１にＦ、ゝ（ｋ−１）　’（ｋ−２）　’　（ｋ〜η
（３，２） ”ｔｈ　　”　　’＋ｃ　　’ｐｃ−ｇ　　”（ｈ−ｚ
）’ｃｋ−ｇ″′（ｋ−ｚ）”（＋ｃ−ｓ＞）　”　　
”−（ｈ−ｇ　　％”（ｈ−ｇ）”ｉｋ″’に’（ｓ＋
−１）”ｏｌ、−ｚ）”（ｈ−ｘ）”（ｈ−ｚ）’（ｈ
−ｘ））”　”＋ｃ”（ｈ−ｇ　”￥ｃｈ−ｇ’開始状
態と終了状態の間の状態を中間状態と呼ぶ。

ブロック長Ｄ（３Ｄの可能な組合せがある）においては
中間ＬＺＡブロックの出力のおいて生ずる入力の組合せ
の数は（２Ｄ＋３）で与えられる。

以下の例で示されるごとくＰＺおよびＰＧ状態では２Ｄ
の組合せが発生する。

ＰＺ　　　　　　　　　　　　　　　　　　　　　ＰＧ
ｌｌ、、、、Ｄ　　　　　　　　１２．、、、Ｄ及び １　　　　ＧＺＺ、、ＺＺ　　　　Ｉ　　　　ＺＧＧ、
、ＧＧ２　　　　ＰＧＺ、、、２　　２　　　　ＰＺＧ
、、、ＧＰＰＧ、、、、　　　　　、　　　　Ｐｉ’Ｚ
。

ａ、、、　　　　　、　　　　、、、Ｚ。

Ｇ、Ｚ　　　　　、　　　　、、　　、　　、Ｚ、ＧＰ
、、、、ＧＺ　　　　、　　　　Ｐ、、、、ＺＧＤ　　
　　Ｆ’　　Ｐ　、、ＰＰＧ　　　　Ｄ　　　ＰＰ、、
ＰＰＺ３つの追加組合せはｚｚ、ｐｐおよびＧＧ状態に
したがったものとなる。このことは１般的なケースにお
ける論理式の正しさを確認し、Ｊ％なるブロック長の構
成の複雑さを比較するのに重要となる。

第６図に示す有限状態マシンにもどる。最初および最後
の入力に関する状態等式の新しいセットは少し異なって
いる。新しい２つの式はであり、各々ＰＺおよびＰＧ状
態を表し、基本的に第６図で与えられたＬＺＡモデルで
は発生しない、これらの展開は各ブロックが近接した１
つの結果についての情報を受は取ることなしにデータを
扱うという事実によるものである。したがって先行ブロ
ックの出力状態がＰＰであると、それに続く状態はＰｚ
あるいはＰＧ高出力なる。ＬＺＡの最終的な基本構成の
ブロックは第７Ａ図に示すごとくなり、これを実行する
論理構成図は第７Ｂ図のごとくなる。

この回路はその出力がその入力からすべてが決定される
ので１つの連合ネットワークである。このようにシーケ
ンシャル・ネットワークの実行は反復連合ネットワーク
における異なる状態出力の伝搬上の問題に変換される。

状態反復における好ましい予測の輪郭構を第８Ａ図に示
す、またその実行のための論理構成図を第８Ｂ図に示す
。

状態反復に必要な論理式はすべての可能なケースに於け
る直列Ｌ　Ｚ　Ａ入力列を考慮するごとによって得るこ
とができる２ １　　　　　　　　　　　　　　＋ｏ−１ａｒａ）　　
ＺＺＺＺ　　　、、、、　　　ＺＺＺＺ　　　ＺＺＺＺ
”Ｌｌ、　　　”’　　　”１（ａｉ−１）　　”１ｍ
ＰＥ’ＧＺ Ｐｚｌ（ｍ−１） ＰＺ　　　　　　ｓｐｐ　　　　　ＰＺ　　　４−ＰＺ
（」＋１）ａｉ　　　ｊ（ｍ４）　ｊｌｌｊ（ｍ−１５
”ｊｍ（３，１０） ｄ） ＠−１ ｐｐｐ ”１（ｍ４） １　　　　　　　　　　　　　偏−１ｍｂ）　　　ＰＰ
ＰＰ　　　　、、、、、　　　　ＰＰＰＰＰＰＰＰ１’
Ｐ１１　　　°”　　　ＰＰ１（ｏｉ−１）　　　１ｍ
Ｐ ａｉ−１ ＰＺＧ ｐＧｌ（Ｉ−１） １　　　　　　　　　　　　　ｍ−１ａｉＣ）　　　Ｐ
ＰＰＩ’　　　　、、、、　　　　　ＰＰ１’Ｐ　　　
　　ＰＰＧＺＰｐＨ°”　　　”１（ａｉ−Ｌ）　　”
！ａ＋Ｇ−ＰＰ （ｊ＋ｌ）ｍ　　Ｊに−１）　ＰＧＪｍ”ｊ（ｍ−１）
　　ｊｍ（３，１１） ＠）　　　ＧＧＧＧ 閃−１ ｑＸに ＧＧＧＧ ＧＧ　　　　　　　　ＧＧ ”１１　　　”’　　　　１（１１＋−１）　　　掬闇
　。　　　　＝ＧＧ、　　　　　ＧＧ（ｊ＋１）＋ｎ　
　　　ｊ（Ｉ！１−Ｌ）　　　Ｊｍ（３，１２） 二二で（１）＝ｉ−２２．−ｒ　　Ｆ　　１））［ｍ＝
（ｉ（ｊ−１）＋１）、、、、Ｍ］Ｍ＝Ｎ／ｄ、ｊ＝＝
ｌｏｇ、Ｍ。

（Ｊ、Ｍ　　整数、ｉ：先見距離） Ｎ：ＬＺＡのトータル・ビット長 Ｄ：□ブロック長 Ｊ：必要なＬ　Ｚ　Ａステージ数 状態繰り返しくイテレーション）に関する式は２つの調
整プロ、ツケにおける状態出力に関連して表されるが、
これらは任意の先見距離に拡張できる。

どの状態においても予ａ’＋ｉ状態は上記の式を実行し
、補助関数ｚｚ　　　　ｐｐ　　　、ｐｚｌに’　　　
　ｌｋ　　　　ｌｋ’ ＰＧ　　　および（Ｊ　Ｇ　１　＊を使用することによ
り生１に 成される２以下の繰り返しステ・−ジにおける各セルは
入力（左およびトップの閘接部からの情報受取）として
、また出力（ネットワーク出力と同様に右およびボトム
の隣接部に対して予測状態を供給）として中間ＺＺ、Ｐ
Ｐ、ＰＺ、ＰＧ、ＧＯ倍信号有する。ここで先行０／１
が検出されない時は、１）これらの状態の１つのみが真
（１）となり得る。あるいは、２）これらすべてが偽（
０）である。の２状態のうちいづれかであることは興味
あることである。左シフト信号は次のように表される。

ＳＨＬ　　、　　＝ＯＲ（ＺＺ　　、　　　、ＰＰ　　
、　　　。

Ｊｍ　　　　　　　　　　　　　　Ｊｍ　　　　　　　
　、１ｍＰＺ、　　　、ＰＧ、　　　、ＧＯ，）　　　
　（３°１３）Ｊｍ　　　　　　　　Ｊｍ　　　　　　
　　Ｊｍこの関数の論理図は第９図に示した。

ここでＳＨＬ信号の計算について理解するために具体例
を示す２以下に示す入力例について考える。

”　””　”’ｊ（＋ｍ−２）　”１（＋＋＋＝１）”
ｊ、ａｉ”ｘ（ａｉｌ）　””　”ＪＭＬＺＡは加算の
ＮＳＨ側から始まるｍ左シフト信号を供給することが分
かる、続いてｍ番目のデイジット位置において調整（Ａ
　Ｄ　Ｊ　Ｕ　Ｓ　Ｔ　Ｍ　Ｅ　ＮＴ）を決定すること
が必要となる０ｍ番目のデ、イジツトに対するキャリー
人力が右シフト信号を発生させるために計算に取り込ま
れることを指示する単一信号が必要となる３この調整位
置（ＡＤＪＵＳＴＭＥＮＴ−ＰＯＳ　Ｔ：Ｔｌ０Ｎ）出
力は信号列を使って発生され得る。

ＡＤＰ　＝ＳＨ−ＩＮＶ（ＳＨｌ（１ｎ＋ｔ））ｍ　　
　　　　ｌｍ ＝５Ｈ、Ｘ、ＯＲ（ＳＨｉ　（ｍ＋ｉ）　）　＜３．１
４）　ｍ この関数の論理図は第１０図に示す、ここにはＡＤＰ　
　信号は２？のＳＨ信号が異なる時のみ真となることが
示されている。上述したごと＜ＳＨ信２・は１つの偽を
伴った真のピッ１−列から構成されているやしたがって
ｊｌＰ　　は変換デイジットにおいて真どなる。もう−
・度具体例について考える。

１、、、、、、、、、ｍ　　、、、、、Ｍ％ｔｐｕｔ−
−＞　　１１．、。、、、、１．１１ＱＯ，、、，０Ｏ
００、、、、、、，０Ｑ１１１．、、．１１００、、、
、、、．０Ｏ１０Ｑ、、、、ＯＯＤＰ このケースにおける調整（ＡＤＪＵＳＴＭＥＮＴ）は以
下のごとくなる。

ムＤ　漏ＡＤＰ　ＣＡＲＲＹ （３，３，５） または ＡＤ　ｓ　ＡｒＪＰ　ＩＮＶ（ＣＡＲＲＹ）　　　　　
　（３，１６）先行０　／　］−ＰＰの終了状態によっ
℃゛状況異なる。終了状態がＰＰであるときは ＡＤ＝Ｏ（３，１７） となる。これはキャリー＝１、キャリー＝０．どちらか
の状態においても結果が正か負かを決定するのみでシフ
ｉ−量を変えることはしないからである。

これらの説明からＬＺＡは（Ｎ／４）左−・（１）右シ
フタ（ここでＮは先行０／１予測のビット長）を含むこ
とが望ましいことが理解されよう２シフト信号処理は適
当なシフタによって達成されるやここでいかにシフト処
理が効果的に達成されるか、またＬＺＡの出力信号の特
徴を示すために】つのアプローチをここで示す。大きな
ビット長を有する場＆、シングル・レベルにおけるシフ
ト処理の実行は多く（最大限）のサブサイクルを必要と
する。このような場合、処理は異なるシフト・レベルで
実行される。例え、ばｍ−１４は以下のように分割され
る。

３回の４デイジツト左シフ）− ２回の１デイジツト左シフト マルチレベル・シフトは適当な距離においてＳＨＬ信号
を結合することにより、ＡＤＰ　　と同様の方法で生成
される。ｎデイジット左シフト信号は以下のように定義
される。

ＮＳＨ＝ＳＨＩＮＶ（ＳＨ）　　（３°１．８）ｍ　　
　　　ｍ　　　　　　　　　　ｍ＋ｒｌ先の例の場合を
振り返ると、４デイジット左シフト信号は以下のように
生成される。

Ｄｔｇｊ、ｅｓ　　　　　　　　　４　　３　　１２　
１６．、、、、。

ＳＨＩ、　　　　　　　　　　　Ｌｌｌｌ　　１１１１
　１１１１１１００　　、、、、、。

０　　　０　　　　　Ｘ　　　　　１．、、、、。

４５Ｈ００１０’　　、、、、、、　　３　ｘ　４−Ｄ
ｉＢｉｔ１５８　　　　　　　０００　０００　０００
　０ｉ０　　　、、、、、、２ｘｌ−Ｄｉ５１ｅこの場
合は（ｎ＝Ｌ）に対応するのでＡＤＰ信号すでに１デイ
ジット左シフト信号数を供給済であることに注意された
い。

旦しΣ笑１正１孔プ！ｆ 上述した方法にしたがえば、先行０／１予測は最悪でも
３ビツトの範囲で実行される。正確なシフト量を得るた
め、このネットワークは簡単にビットの正規化を行い得
る。しかし、正確なシフト位置を決定するためにはいく
つかの補足ロジックが必要となる。どのような場合にお
いてもブロック単位の先行０／１予測が完了した後に調
整位置（ＡＤ、丁　Ｕ　Ｓ　Ｔ　Ｍ　Ｅ　Ｎ　Ｔ　−Ｐ
　ＯＳ　　Ｉ　Ｔ　　Ｉ　　ＯＮ　）　信号が正確なシ
フト位置が発見されるべきブロックを指示する。

ｚｚｌに＝ｚｋ、ｐｐ、、。□　ｐ　ｋ−ａ　ａ　１に
□　ａ　ｋ（４−１）実際のケースにおいては式（３，
１〜５）によって与えられる論理表現によって連続状態
が表される。適当なビット量を引き出すシフト信号は前
述の方法ど同様にして得られる。

特殊なケース ＬＺＡの特別な例は浮動小数点加算におけるオペランド
の１つが以下のように常に正であると仮定される場合に
発生する。

Ｇ１□＝Ｏ（５，１・） この仮定は他の連続状態予測も単純化する。最終的に、
左シフト信号は直ちに次のように定義される。

５ＨＬｊｋ＝ＯＲ（ＺＺｊｋ’　ＰＰｊｋ’　ＰＺｊｋ
、　ＰＧｊｋ）（５，２） 中間状ｆｉＧＧ−（Ｊ＞１）はゼロ以外の値であＪｋ り得ることに注意されたい。

上記の仮定に加えて他の興味深い拘束は２つのオペラン
ドのレジスタ長か等しいということである。これは通常
各オペランドにおける等しい指数を達成するときの浮動
小数点加算の間に遭遇する。

例えば、オペランドＡとＢのビット長をｍとｎとする。

ここでｍａｎである。オペランドＡの最初の（ｎ−ｍ）
ビットはゼロであると解釈される。

したがって第７Ａ図の一般的な基本構成は第１１図のよ
うに単純化される。

最初の（ｎ−ｒｎ）ビット位置ではｐｐ、ｚｚまたはＰ
Ｇ状態のみが起こり得ることに注意されたい、ｋ（ｋ＜
ｎ−ｍ）番目のビット位置でＰＧ状態が発生したときは
、次に続く状態がＧではなくＰあるいはＺのみであるの
で、先行０／１予測は終了することどなる。左シフト信
号は以下の式を使って生成される。

ＳＨＬ、　　＝ＯＲ（ＺＺ、　　　ＰＰ　　　　ＰＧ　
　　）Ｊｋ　　　　　　Ｊｋ’　　　ｊｋ’　　　、ｊ
ｋｆ　ｏ　ｒ　　（ｋ＜ｎ−＋ｎ）　　（５°３）先行
０／１予測はＰＧ状態かに＝ｎ−ｍのときに発生したと
きのみ継続し得る。この場合には２つの可能な状態があ
る。ｊが次のように定義された場合。

ｊ＝ｍｏｄＤ（ｎ　−ｒｎ）　　（５，４）ｊ＝０にお
いてすべてのＬ　Ｚ　Ａは第７Ａ図および第１１図の構
成ブロックによって実行される。

Ｄ＝４の場合の構成は第１２図に示す通りである。

、）〉０の場合は、新［７い遷移ブロックが（ｊ）の値
にしたがって式（３６１〜５）の適当な状態表現に還元
されることによって具現化される。

ｊ＝１のときはＰＺおよびＧＧが単純化さ九、ｊ〉１の
ときはＰＺ、ＰＧおよびＧＯが単純化される。この特異
なケースは第１３図に示される。状態関係式の還元され
たセクトによるＬＺＡの開始がすべての実行を単純化す
ることが望ましい。

Ｍ１図に示した装置４０の各機能の処理を要約してフロ
ー図に示すと第１４図のごとくなる。すなわち、オペラ
ンドＡどＢは各々レジスタ（ＲＥＧ、）５０ａと５０ｂ
で受領され、これらの最重要ビット（ＭＳＢ）はフンバ
レー・夕（ＧＯＭＰ、）５１において連続的に比較され
る。、二こでＰ、Ｇ。

Ｚの状１１信号が出力される。初期状態信号工の状態は
結果が真か偽かを決定するために、連続的に続いて生成
される状態信号ｎの各々の状態と比較される。真である
ときは、シフタ５２においてレジスタ５０ａ、５０ｂの
オペランドのシフトを発生させ状態比較を続行させるシ
フト信号が発生される。シフタ５２による各シフト信号
出力もまたカウンタ５３によってカウントされる。比較
結果が偽であったときは初期状態ＩがＧか２かに決定さ
れる。いずれかであるとした場合、シフトは終了しアジ
ャスタ５４に調整信号を発生させる信号が出力される。

これはカウンタ５３に対する入力となる。初期状態がＧ
やＺではなくＰであるときは信号ｎの状態は信号ｎ＋１
と比較される。比較結果が真であると、信号シフタ５２
に送られるオペランドＡとＢの比較が続けられる。比較
結果が偽であった場合はシフタ５２に対してさらに１つ
のシフトを実行させる信号を出力し、続く信号がアジャ
スタ５４に対してカウンタ５３に送られるべき調整信号
を発生さ埼るものとなる。調整信号の受領に続いて、カ
ウンタ５３はカウントおよび調整信号の加算を示す信号
をシフタ２０に出力し、と述した手段によってオペラン
ドＡとオペランドＢの加算の正規化が実行される。

Ｄ６発明の効果 このようにこのシステムおよび方法は先行Ｏ／１予測（
ＬＺＡ）を加算処理と並行して実行することによって浮
動小数点加算計算を促進させるものであり、加算正規化
に要する時間を確実に減少させるものである０本発明は
ＣＰＵその他の様々な周辺機器と組合せることができ、
多様な実施形態が構築可能である。

【図面の簡単な説明】

第１図は本発明の浮動小数点加算を実行する加算正規化
システムを示す構成図、第２図は従来の浮動小数点加算
を実行する加算正規化システムを示す構成図、第３図は
本発明にかかる１つの可能なオペランドの組合せの有限
状態図、第４図及び第５図は他の組合せの場合の拡張有
限状態図、第６図は本発明の一般的な場合の状態図、第
７Ａ図は本発明を実行する基本的なネットワークを示す
基本構成図、第７Ｂ＠はこれを実行する論理図、第８Ａ
図は反復組合せネットワークにおける異なる状態出力の
伝播の可能な予測概略を示す構成図２第８Ｂ図はこれを
実行する論理図、第９＠は式（３，１１）の関数の論理
図、第１０図は式（３゜１４）の関数の論理図、第１１
図はオペランドのレジスタ長が等しくなく長い方のオペ
ランドの一部がゼロとみなされる特殊な場合の本発明を
実行する単純化組合せネッワークを示す図、第１２図。 第１３図は第７図、第１１図の組合せネットワークの特
殊なアレンジを使用した際の実行状態を示す図、第１４
図は第２図に示したＬＺＡ装置４０の機能実行を示すフ
ロー図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ＦＩＧ、３ ＦＩＧ。４ Ｅ見比（Ａ＋８） ＦＩＧ。 ＦＩＧ、６ ＦｉＧ、７Ａ ｌ Ｐ Ｃ Ｇ Ｆ　Ｉ　Ｇ、９ ＦＩＧ。 Ｓ’ｉ（ｍ＋Ｉ）

Claims (2)

【特許請求の範囲】
1. （１）オペランド（Ａ及びＢ）の浮動小数点の加算処理
   に並行して先行ゼロ予測を実行することにより浮動小数
   点加算の結果を正規化する方法であって、 加算の最重要ビット（ＭＳＢ）側から前記オペランド（
   Ａ及びＢ）の対応ビット位置のビット比較を行ない、該
   比較結果に基づいてＸＯＲ（Ｐ）、ＡＮＤ（Ｇ）または
   ＮＯＲ（Ｚ）の状態信号を発生するステップ、 初期状態信号の状態を判別し、連続して発生する状態信
   号の各々ごとにシフト量を指示する信号をそれぞれ発生
   するステップ、 初期状態がＧまたはＺである場合には、前記状態信号が
   偽となったときに前記シフト量指示信号の発生を停止す
   るステップ、 前記初期状態がＰであり、偽ビット位置における第２状
   態（ＧまたはＺ）に第３状態の状態信号が後続する場合
   には、第３状態が真である限りにおいて連続して発生す
   る状態信号ごとにシフト量を指示する信号の発生を続け
   、第３状態が偽となったときには前記シフト量指示信号
   の発生を停止するステップ、 さもなければ、初期状態がＰである場合には、偽位置に
   続くビット位置においてシフト量指示信号の発生を停止
   するステップ、 前記シフト量指示信号の発生が停止されたときに調整信
   号を発生するステップ、 浮動小数点加算における和の指数を決定するためにシフ
   ト量をカウントし、該カウントと前記調整信号を合算す
   るステップとからなることを特徴とする先行ゼロ予測に
   よる正規化実行方法。
2. （２）オペランド（Ａ及びＢ）の浮動小数点加算処理に
   より並行して先行ゼロ予測を実行することにより浮動小
   数点加算の結果を正規化する装置であって、 前記オペランド（Ａ及びＢ）の対応ビット位置のビット
   比較を行ない、該比較結果に基づいてｘＯＲ（Ｐ）、Ａ
   ＮＤ（Ｇ）またはＮＯＲ（Ｚ）の状態信号を発生する手
   段 加算の最重要ビット（ＭＳＢ）の側から開始し、オペラ
   ンドの対応ビット位置のビット比較に基づいてＸＯＲ（
   Ｐ）、ＡＮＤ（Ｇ）またはＮＯＲ（Ｚ）の状態信号を発
   生する比較手段を動作させる手段、 発生した初期状態信号を判別する判別手段、発生する連
   続状態信号の各各に対してそれぞれシフト量を指示する
   信号を出力する出力手段、初期状態がＧあるいはＺであ
   る場合には、前記状態信号が偽となったときに前記出力
   手段によるシフト量指示信号の発生を停止する手段、 前記初期状態がＰであり、偽ビット位置における第２状
   態（ＧまたはＺ）に第３状態の状態信号が後続する場合
   には、第３状態が偽となったときには前記出力手段によ
   る前記シフト量指示信号を停止する手段、 前記初期状態がＰであり、偽ビット位置における第２状
   態（ＧまたはＺ）に第３状態の状態信号が後続しない場
   合には、偽位置に続くビット位置において前記出力手段
   によるシフト量指示信号の発生を停止する手段、 前記シフト量指示信号の発生が停止されたときに調整信
   号を発生する手段、 浮動小数点加算における和の指数を決定するためにシフ
   ト量をカウントし、該カウントと前記調整信号を合算す
   る手段とからなることを特徴とする先行ゼロ予測による
   正規化実行装置。