JPH0479014B2 - - Google Patents
Info
- Publication number
- JPH0479014B2 JPH0479014B2 JP57229421A JP22942182A JPH0479014B2 JP H0479014 B2 JPH0479014 B2 JP H0479014B2 JP 57229421 A JP57229421 A JP 57229421A JP 22942182 A JP22942182 A JP 22942182A JP H0479014 B2 JPH0479014 B2 JP H0479014B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- result
- bit
- zero
- condition code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、条件コード決定回路、特に演算結果
が零になるとか比較結果が等しいとかいう零状態
の発生をキヤリ・インの制御を不要として可能な
限ぎり早期に検出できる結果非零検出ロジツクを
もうけた条件コード決定回路に関するものであ
る。
が零になるとか比較結果が等しいとかいう零状態
の発生をキヤリ・インの制御を不要として可能な
限ぎり早期に検出できる結果非零検出ロジツクを
もうけた条件コード決定回路に関するものであ
る。
(B) 技術の背景と問題点
従来から、演算結果が零になるとか比較結果が
等しいという如き状態を決定することは、言わば
すべての演算が終了することとなる可能性があ
り、早期に決定することは仲々困難である。
等しいという如き状態を決定することは、言わば
すべての演算が終了することとなる可能性があ
り、早期に決定することは仲々困難である。
(C) 発明の目的と構成
本発明は、上記の点を解決することを目的とし
ており、実効上、オペランド・データの連続する
２ビツトの論理をとる構成によつて高速度で条件
コードを決定できるようにすることを目的として
いる。そしてそのため、本発明の条件コード決定
回路は、演算を行つた結果の条件コードを決定す
る条件コード決定回路において、加算系の命令に
対応して被加数および加数の夫々に対して最下位
ビツトの下位に予め定めた論理値を附加したオペ
ランドを生成し、かつ減算系の命令に対応して減
数の各ビツトの反転を行つた数および被減数の
夫々に対して最下位ビツトの下位に上記予め定め
た論理値の逆の論理値を附加したオペランドを生
成するよう構成すると共に、上記オペランドを結
果非零検出ロジツクとキヤリ・ルツク・アヘツ
ド・ロジツクに供給するよう構成されてなり、上
記結果非零検出ロジツクは、２つのオペランドの
各ビツトに対応して、 EOR0〓OR1＋EOR1〓OR2＋……＋EORi〓
ORi+1 なる演算を行うよう構成され、上記キヤリ・ルツ
ク・アヘツド・ロジツクの結果と上記結果非零検
出ロジツクの結果とにもとづいて、上記条件コー
ドが非零であることを決定するようにしたことを
特徴としている。以下図面を参照しつつ説明す
る。
ており、実効上、オペランド・データの連続する
２ビツトの論理をとる構成によつて高速度で条件
コードを決定できるようにすることを目的として
いる。そしてそのため、本発明の条件コード決定
回路は、演算を行つた結果の条件コードを決定す
る条件コード決定回路において、加算系の命令に
対応して被加数および加数の夫々に対して最下位
ビツトの下位に予め定めた論理値を附加したオペ
ランドを生成し、かつ減算系の命令に対応して減
数の各ビツトの反転を行つた数および被減数の
夫々に対して最下位ビツトの下位に上記予め定め
た論理値の逆の論理値を附加したオペランドを生
成するよう構成すると共に、上記オペランドを結
果非零検出ロジツクとキヤリ・ルツク・アヘツ
ド・ロジツクに供給するよう構成されてなり、上
記結果非零検出ロジツクは、２つのオペランドの
各ビツトに対応して、 EOR0〓OR1＋EOR1〓OR2＋……＋EORi〓
ORi+1 なる演算を行うよう構成され、上記キヤリ・ルツ
ク・アヘツド・ロジツクの結果と上記結果非零検
出ロジツクの結果とにもとづいて、上記条件コー
ドが非零であることを決定するようにしたことを
特徴としている。以下図面を参照しつつ説明す
る。
(D) 発明の実施例
第１図は本発明に用いるオペランドを説明する
説明図、第２図は第１図図示のオペランドの場合
に演算した結果が零となるパターンを説明する説
明図、第３図は第２図図示のパターンの存在を検
出する条件を説明する説明図、第４図Ａ，Ｂは一
緒になつて１つの図面を形成している結果非零検
出ロジツクを説明する説明図、第５図は本発明の
一実施例条件コード決定回路、第６図は第５図図
示の結果非零検出ロジツクの一実施例構成を示
す。
説明図、第２図は第１図図示のオペランドの場合
に演算した結果が零となるパターンを説明する説
明図、第３図は第２図図示のパターンの存在を検
出する条件を説明する説明図、第４図Ａ，Ｂは一
緒になつて１つの図面を形成している結果非零検
出ロジツクを説明する説明図、第５図は本発明の
一実施例条件コード決定回路、第６図は第５図図
示の結果非零検出ロジツクの一実施例構成を示
す。
本発明の場合、例えば減算処理の場合に減数の
1′S補数をとつて加算し最下位ビツトに論理「１」
を加算することを考慮し、加算系の演算を行う場
合には第１図図示オペランド群１として示す如き
オペランドOP１とOP２とを用い、また減算系の
演算を行う場合には第１図図示オペランド群２と
して示す如きオペランドOP１とOP２とを用いる
ようにする。即ち、加算系の演算の場合、最下位
ビツトの下位に論理「０」を附加した例えば33ビ
ツトのオペランドを用いて加算する。また減算系
の演算の場合、減数側の1′S補数をとると共に上
記と同様に最下位ビツトの下位に論理「１」を附
加した、例えば33ビツトのオペランドを用いて加
算する。
1′S補数をとつて加算し最下位ビツトに論理「１」
を加算することを考慮し、加算系の演算を行う場
合には第１図図示オペランド群１として示す如き
オペランドOP１とOP２とを用い、また減算系の
演算を行う場合には第１図図示オペランド群２と
して示す如きオペランドOP１とOP２とを用いる
ようにする。即ち、加算系の演算の場合、最下位
ビツトの下位に論理「０」を附加した例えば33ビ
ツトのオペランドを用いて加算する。また減算系
の演算の場合、減数側の1′S補数をとると共に上
記と同様に最下位ビツトの下位に論理「１」を附
加した、例えば33ビツトのオペランドを用いて加
算する。
オペランドOP１とOP２とが第１図に示す如き
ものであるとした場合に、演算結果が33ビツトの
範囲内でオール零となるパターンは、第２図図示
パターン１−１、２−１、１−２、１−３に絞ら
れる。パターン１−１は、全ビツトがすべて論理
「０」である場合を表わしている。パターン２−
１は、附加ビツト（＃32ビツト）を除いて、他の
ビツトについて、オペランドOP１のビツトとOP
２のビツトとがEOR関係にある場合を表わして
いる。パターン１−２は、オペランドOP１のビ
ツトとOP２のビツトとについて任意の或るビツ
ト位置以下が共に論理「０」であり、当該位置の
上位位置についてのビツトがEOR関係にある場
合を表わしている。パターン１−３は、オペラン
ドOP１とOP２との最上位ビツトが共に論理
「１」であり他ビツトが夫々共に論理「０」であ
る場合を表わしている。これらのパターンは、両
者オペランドを加算すると、33ビツトの範囲内で
オール零となる。
ものであるとした場合に、演算結果が33ビツトの
範囲内でオール零となるパターンは、第２図図示
パターン１−１、２−１、１−２、１−３に絞ら
れる。パターン１−１は、全ビツトがすべて論理
「０」である場合を表わしている。パターン２−
１は、附加ビツト（＃32ビツト）を除いて、他の
ビツトについて、オペランドOP１のビツトとOP
２のビツトとがEOR関係にある場合を表わして
いる。パターン１−２は、オペランドOP１のビ
ツトとOP２のビツトとについて任意の或るビツ
ト位置以下が共に論理「０」であり、当該位置の
上位位置についてのビツトがEOR関係にある場
合を表わしている。パターン１−３は、オペラン
ドOP１とOP２との最上位ビツトが共に論理
「１」であり他ビツトが夫々共に論理「０」であ
る場合を表わしている。これらのパターンは、両
者オペランドを加算すると、33ビツトの範囲内で
オール零となる。
本発明の場合、演算結果がオール零となるケー
スを早期に検出しようとするものであるが、上記
演算結果において、例えばパターン１−３の場合
に、オーバフローが生じたか否かなどについて
は、第５図に示すキヤリ・ルツク・アヘツド・ロ
ジツクによつて判定される。
スを早期に検出しようとするものであるが、上記
演算結果において、例えばパターン１−３の場合
に、オーバフローが生じたか否かなどについて
は、第５図に示すキヤリ・ルツク・アヘツド・ロ
ジツクによつて判定される。
該オーバフローの判定などをキヤリ・ルツク・
アヘツド・ロジツクによつて判定するものとした
場合、オペランドOP１とOP２とが第２図図示パ
ターン１−１、２−１、１−２、１−３のいずれ
かとなつているか否かは、オペランドOP１とOP
２との夫々の連続する３ビツト（ao、ao+1、
ao+2）と（bo、bo+1、bo+2）とについて、第３図
図示ないしの演算が論理「１」となるか否か
を調べれば足りる。
アヘツド・ロジツクによつて判定するものとした
場合、オペランドOP１とOP２とが第２図図示パ
ターン１−１、２−１、１−２、１−３のいずれ
かとなつているか否かは、オペランドOP１とOP
２との夫々の連続する３ビツト（ao、ao+1、
ao+2）と（bo、bo+1、bo+2）とについて、第３図
図示ないしの演算が論理「１」となるか否か
を調べれば足りる。
なお、ちなみに、例えばoはビツトaoとboと
のオア論理の否定（o＋o）を表わしており、
また例えばEORoは同様に（aobo）を表わし、
ANDoは同様に（ao・bo）を表わしている。
のオア論理の否定（o＋o）を表わしており、
また例えばEORoは同様に（aobo）を表わし、
ANDoは同様に（ao・bo）を表わしている。
第３図図示ないしの夫々の演算について、
ビツト０、１、……32まで、即ち（ｎ＝０、１、
……32）ついて調べ、「いずれも論理「１」にな
らない場合には、演算結果はオール零にならな
い」ことが判る。逆に言えば、「オール零となる
のはいずれかが論理「１」となる場合に限られ
る」ことが判る。
ビツト０、１、……32まで、即ち（ｎ＝０、１、
……32）ついて調べ、「いずれも論理「１」にな
らない場合には、演算結果はオール零にならな
い」ことが判る。逆に言えば、「オール零となる
のはいずれかが論理「１」となる場合に限られ
る」ことが判る。
この結果を整理して、結果非零を検出する条件
を示すと、第４図に示す如きものとなる。即ち、 ｎ＝０、１、２、……30 について、第３図図示のまたはまたはまた
はまたはでない条件〓RESULT NOT
ZERO”は結局、いわば （aobo）（ao+1＋bo+1） なる演算をｎ＝０、１、……、31まで行つて、い
ずれかが論理「１」となることを検出すれば足り
ることとなる。
を示すと、第４図に示す如きものとなる。即ち、 ｎ＝０、１、２、……30 について、第３図図示のまたはまたはまた
はまたはでない条件〓RESULT NOT
ZERO”は結局、いわば （aobo）（ao+1＋bo+1） なる演算をｎ＝０、１、……、31まで行つて、い
ずれかが論理「１」となることを検出すれば足り
ることとなる。
第５図は本発明の一実施例条件コード決定回路
を表わしている。図中の符号３はオペランドOP
１セツト部、４はオペランドOP２セツト部、５
はキヤリ・ルツク・アヘツド・ロジツク、６は結
果非零検出ロジツクを表わしている。
を表わしている。図中の符号３はオペランドOP
１セツト部、４はオペランドOP２セツト部、５
はキヤリ・ルツク・アヘツド・ロジツク、６は結
果非零検出ロジツクを表わしている。
加算系演算の場合、図示のOP１DATAの最下
位ビツトの下位に＃32ビツトを用意して論理
「０」を附加し、OP２DATAにも同様に＃32ビ
ツトを用意して論理「０」を附加して、夫々オペ
ランド・セツト部３，４にセツトされる。また減
算系演算の場合には、図示のOP１DATAには
＃32ビツトとして論理「１」が附加され、OP２
DATAにはビツト反転された上で＃32ビツトと
して論理「１」が附加されて、夫々セツトされ
る。
位ビツトの下位に＃32ビツトを用意して論理
「０」を附加し、OP２DATAにも同様に＃32ビ
ツトを用意して論理「０」を附加して、夫々オペ
ランド・セツト部３，４にセツトされる。また減
算系演算の場合には、図示のOP１DATAには
＃32ビツトとして論理「１」が附加され、OP２
DATAにはビツト反転された上で＃32ビツトと
して論理「１」が附加されて、夫々セツトされ
る。
キヤリ・ルツク・アヘツド・ロジツク５は従来
公知の如く所望の出力を発生し、結果非零検出ロ
ジツク６は第４図に関連して説明した処理を行
う。そして、両者ロジツクの出力にもとづいて、
演算結果が零でないことを高速度で判定するよう
にする。
公知の如く所望の出力を発生し、結果非零検出ロ
ジツク６は第４図に関連して説明した処理を行
う。そして、両者ロジツクの出力にもとづいて、
演算結果が零でないことを高速度で判定するよう
にする。
第６図は結果非零検出ロジツクの一実施例構成
を示す。図中の符号OP１o，OP１o+1……は上述
のビツトao、ao+1……に対応し、OP２o，OP２o+
１……は同じくビツトbo、bo+1……に対応してい
る。＋SUBは減算系の演算であるとき論理「１」
とされる。また7o、7o+1は減算系演算時にOP２
のビツト反転を行うEOR回路、8oは（aobo）を
行うEOR回路、9o+1は（ao+1＋bo+1）を行うOR
回路、10oは （aobo）（ao+1＋bo+1） を行うEOR回路、11は全体をまとめるための
NOR回路を表わしている。
を示す。図中の符号OP１o，OP１o+1……は上述
のビツトao、ao+1……に対応し、OP２o，OP２o+
１……は同じくビツトbo、bo+1……に対応してい
る。＋SUBは減算系の演算であるとき論理「１」
とされる。また7o、7o+1は減算系演算時にOP２
のビツト反転を行うEOR回路、8oは（aobo）を
行うEOR回路、9o+1は（ao+1＋bo+1）を行うOR
回路、10oは （aobo）（ao+1＋bo+1） を行うEOR回路、11は全体をまとめるための
NOR回路を表わしている。
(E) 発明の効果
以上説明した如く、本発明によれば、キヤリ・
インの制御を不要でかつ結果が非零となる状態を
より詳しく高速度で判定することが可能となる。
またいわば連続する２ビツト分のみを調べてゆく
状態をスキヤンさせた形をとればよく、回路構成
も簡単となる。
インの制御を不要でかつ結果が非零となる状態を
より詳しく高速度で判定することが可能となる。
またいわば連続する２ビツト分のみを調べてゆく
状態をスキヤンさせた形をとればよく、回路構成
も簡単となる。
第１図は本発明に用いるオペランドを説明する
説明図、第２図は第１図図示のオペランドの場合
に演算した結果が零となるパターンを説明する説
明図、第３図は第２図図示のパターンの存在を検
出する条件を説明する説明図、第４図Ａ，Ｂは一
緒になつて１つの図面を形成している結果非零検
出ロジツクを説明する説明図、第５図は本発明の
一実施例条件コード決定回路、第６図は第５図図
示の結果非零検出ロジツクの一実施例構成を示
す。 図中、１はオペランド群、２はオペランド群、
３，４はオペランド・セツト部、５はキヤリ・ル
ツク・アヘツド・ロジツク、６は結果非零検出ロ
ジツクを表わしている。
説明図、第２図は第１図図示のオペランドの場合
に演算した結果が零となるパターンを説明する説
明図、第３図は第２図図示のパターンの存在を検
出する条件を説明する説明図、第４図Ａ，Ｂは一
緒になつて１つの図面を形成している結果非零検
出ロジツクを説明する説明図、第５図は本発明の
一実施例条件コード決定回路、第６図は第５図図
示の結果非零検出ロジツクの一実施例構成を示
す。 図中、１はオペランド群、２はオペランド群、
３，４はオペランド・セツト部、５はキヤリ・ル
ツク・アヘツド・ロジツク、６は結果非零検出ロ
ジツクを表わしている。
Claims (1)
- 【特許請求の範囲】 １ 演算を行つた結果の条件コードを決定する条
件コード決定回路において、加算系の命令に対応
して被加数および加数の夫々に対して最下位ビツ
トの下位に予め定めた論理値を附加したオペラン
ドを生成し、かつ減算系の命令に対応して減数の
各ビツトの反転を行つた数および被減数の夫々に
対して最下位ビツトの下位に上記予め定めた論理
値の逆の論理値を附加したオペランドを生成する
よう構成すると共に、上記オペランドを結果非零
検出ロジツクとキヤリ・ルツク・アヘツド・ロジ
ツクに供給するよう構成されてなり、上記結果非
零検出ロジツクは、２つのオペランドの各ビツト
に対応して、 EOR0〓OR1＋EOR1〓OR2＋……＋EORi〓
ORi+1 なる演算を行うよう構成され、上記キヤリ・ルツ
ク・アヘツド・ロジツクの結果と上記結果非零検
出ロジツクの結果とにもとづいて、上記条件コー
ドが非零であることを決定するようにしたことを
特徴とする条件コード決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229421A JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229421A JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121539A JPS59121539A (ja) | 1984-07-13 |
| JPH0479014B2 true JPH0479014B2 (ja) | 1992-12-14 |
Family
ID=16891958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229421A Granted JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121539A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2532083B2 (ja) * | 1987-02-26 | 1996-09-11 | 株式会社日立製作所 | フラグ発生回路 |
| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
| US5598514A (en) * | 1993-08-09 | 1997-01-28 | C-Cube Microsystems | Structure and method for a multistandard video encoder/decoder |
| US5910909A (en) * | 1995-08-28 | 1999-06-08 | C-Cube Microsystems, Inc. | Non-linear digital filters for interlaced video signals and method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983382A (en) * | 1975-06-02 | 1976-09-28 | International Business Machines Corporation | Adder with fast detection of sum equal to zeroes or radix minus one |
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
-
1982
- 1982-12-28 JP JP57229421A patent/JPS59121539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121539A (ja) | 1984-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5373459A (en) | Floating point processor with high speed rounding circuit | |
| US5508950A (en) | Circuit and method for detecting if a sum of two multibit numbers equals a third multibit constant number prior to availability of the sum | |
| JPH0479013B2 (ja) | ||
| JPH02144624A (ja) | 先行ゼロ予測による正規化装置及び方法 | |
| JPH0542011B2 (ja) | ||
| US3825895A (en) | Operand comparator | |
| JPH0823811B2 (ja) | ３オペランド演算論理機構におけるオーバーフローを決定する方法及び算術上のオーバーフローを検出する機構 | |
| GB1579100A (en) | Digital arithmetic method and means | |
| JPH0479014B2 (ja) | ||
| US6629118B1 (en) | Zero result prediction | |
| JP3012357B2 (ja) | シフト量検出回路 | |
| JPS59226944A (ja) | 浮動小数点デ−タ加減算方式 | |
| JPH0464091B2 (ja) | ||
| JPH0346024A (ja) | 浮動小数点演算器 | |
| JPH05150948A (ja) | 浮動小数点乗算器における丸め回路 | |
| JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
| US8612500B2 (en) | Method and decimal arithmetic logic unit structure to generate a magnitude result of a mathematic | |
| JPH0319568B2 (ja) | ||
| JPH0799808B2 (ja) | 算術論理演算装置 | |
| JP2752698B2 (ja) | 浮動小数点加減算回路 | |
| JPS59184944A (ja) | 丸め演算方式 | |
| JP3696669B2 (ja) | 比較器機構及び比較器 | |
| JP2591250B2 (ja) | データ処理装置 | |
| JP3298119B2 (ja) | 零フラグ生成加減算器 | |
| JPS60235241A (ja) | 浮動小数点加算回路 |