JPH02144674A - 論理回路シミュレーション装置 - Google Patents
論理回路シミュレーション装置Info
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- JPH02144674A JPH02144674A JP63298915A JP29891588A JPH02144674A JP H02144674 A JPH02144674 A JP H02144674A JP 63298915 A JP63298915 A JP 63298915A JP 29891588 A JP29891588 A JP 29891588A JP H02144674 A JPH02144674 A JP H02144674A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術（第１−３図４〜第１６図）発明が解決しよ
うとする課題 Ｐｉｉ ｃ第１７図） 例２（第１８図） ｆＮ３（第１９図） 例４（第２０図） 課題を解決するための１段（第１図） 作用 実施例 要約 〔ｌ〕 トランジスタの基本動作の定義（第２図） 〔２〕出力信号値の決定の定義（第３図）〔３〕不定値
、エラー値の場合の定義 〔４〕入力信号値−出力信号値の場合の定義〔５〕ｔ〜
・イ・インピーダンス強度の場合の定義 ［６）デイＬ／−圃の聾様 （’７）トランジスタの聾様（第４図〜第７図）１体例
（第８図〜第１２図） 効果 〔概要〕 本発明は、 論理回路シミュレーション装置に関 し、 ゲート１ノベルでトラン・ジスタのシミュレーショ〉を
実用的な処理時間内で、かつ、特別な′：１算機を必要
とせずに実行しうる論理回路シミュレ・−ジョン装置を
提１兵することを目的とし、シミュレーションすべき論
理回路に関する情報、前記論理回路の各回路素子ごとの
入力信号の情報、シミュレーション制御情報、および出
力信号情報に基づい論理回路の論理シミュレーションを
実行する論理シミュレーション装置において、シミュレ
ーションすべき対象回路素子が第１の回路素子か否かを
判別する回路素子種別判定手段と、前記シミュレーショ
ン対象回路素子が第１の回路素子である場合に当該第１
回路素子の入力端に第２の回路素子が存在するか否かを
判別する回路構成？１定手段と、前記第１回路素子の入
力端に第２回路素子が存在する場合に当該第２回路素子
の入力端に存在する回路の最大入力側遅延時間を読出す
第１の遅延時間読出し手段、前記第１回路素子の出力側
の回路の出力側遅延時間を読み出す第２の遅延時間読出
し手段、前記最大入力側遅延時間と出力側遅延時間とを
比較する遅延時間比較手段と、前記遅延時間比較手段の
比較結果情報により信号方向を求めると共に、あらかじ
め定義された決定基準により前記シミュ１ノーシ３ン対
象回路素子の出力信号の論理値を決定する出力信号論理
決定手段と、を備えて構成する。
うとする課題 Ｐｉｉ ｃ第１７図） 例２（第１８図） ｆＮ３（第１９図） 例４（第２０図） 課題を解決するための１段（第１図） 作用 実施例 要約 〔ｌ〕 トランジスタの基本動作の定義（第２図） 〔２〕出力信号値の決定の定義（第３図）〔３〕不定値
、エラー値の場合の定義 〔４〕入力信号値−出力信号値の場合の定義〔５〕ｔ〜
・イ・インピーダンス強度の場合の定義 ［６）デイＬ／−圃の聾様 （’７）トランジスタの聾様（第４図〜第７図）１体例
（第８図〜第１２図） 効果 〔概要〕 本発明は、 論理回路シミュレーション装置に関 し、 ゲート１ノベルでトラン・ジスタのシミュレーショ〉を
実用的な処理時間内で、かつ、特別な′：１算機を必要
とせずに実行しうる論理回路シミュレ・−ジョン装置を
提１兵することを目的とし、シミュレーションすべき論
理回路に関する情報、前記論理回路の各回路素子ごとの
入力信号の情報、シミュレーション制御情報、および出
力信号情報に基づい論理回路の論理シミュレーションを
実行する論理シミュレーション装置において、シミュレ
ーションすべき対象回路素子が第１の回路素子か否かを
判別する回路素子種別判定手段と、前記シミュレーショ
ン対象回路素子が第１の回路素子である場合に当該第１
回路素子の入力端に第２の回路素子が存在するか否かを
判別する回路構成？１定手段と、前記第１回路素子の入
力端に第２回路素子が存在する場合に当該第２回路素子
の入力端に存在する回路の最大入力側遅延時間を読出す
第１の遅延時間読出し手段、前記第１回路素子の出力側
の回路の出力側遅延時間を読み出す第２の遅延時間読出
し手段、前記最大入力側遅延時間と出力側遅延時間とを
比較する遅延時間比較手段と、前記遅延時間比較手段の
比較結果情報により信号方向を求めると共に、あらかじ
め定義された決定基準により前記シミュ１ノーシ３ン対
象回路素子の出力信号の論理値を決定する出力信号論理
決定手段と、を備えて構成する。
本発明は、論理回路シミュレーション装置に関する。
半導体Ｌ Ｓ Ｉの論理設言１の過程においては、設計
された論理回路を実際にウェーハ上にパターニングする
前にその論理回路の機能の確認が行わわる。そのための
装置が論理回路シミコ、レーシラン装置である。
された論理回路を実際にウェーハ上にパターニングする
前にその論理回路の機能の確認が行わわる。そのための
装置が論理回路シミコ、レーシラン装置である。
この論理回路シミュレーション装置は当該論理回路に関
する情報（以下、論理回路情報という。）および入力信
号情報に基づいて実論理回路と等価な論理回路モデルに
対しｔＭ擬動作を実行し、その結果としての出力情報を
出力する。この出力情報に基づいて当該設計された論理
回路の評価が行われる。
する情報（以下、論理回路情報という。）および入力信
号情報に基づいて実論理回路と等価な論理回路モデルに
対しｔＭ擬動作を実行し、その結果としての出力情報を
出力する。この出力情報に基づいて当該設計された論理
回路の評価が行われる。
論理回路シミュレーション装置は大別して、；１ｐ機を
用いたシミュレーションプログラムによるソフトウェア
処理によって実現される場合と、専用のハードウェアに
より構成されたシミュレータエンジンによって実現され
る場合とがある。いずれの構成からなる論理回路シミュ
レーション装置であっても、当該論理回路シミュレーシ
ョン装置によって扱える論理回路情報は基本論理回路素
子レベル（ゲートレベル）であり、そのさらに下位レベ
ルであるトランジスタレベルでの動作を完全にシミコレ
−ジョンできるものはいまのところ存在しない。
用いたシミュレーションプログラムによるソフトウェア
処理によって実現される場合と、専用のハードウェアに
より構成されたシミュレータエンジンによって実現され
る場合とがある。いずれの構成からなる論理回路シミュ
レーション装置であっても、当該論理回路シミュレーシ
ョン装置によって扱える論理回路情報は基本論理回路素
子レベル（ゲートレベル）であり、そのさらに下位レベ
ルであるトランジスタレベルでの動作を完全にシミコレ
−ジョンできるものはいまのところ存在しない。
最近ではトランジスタをスイッチ素子として扱うことに
よりトランジスタレベルに近いシミコ、シ・−シランを
行うようにした装置が開発されているが、処理速度が遅
く、大規模な！＼−ドウエアを必要とする等の問題があ
る。
よりトランジスタレベルに近いシミコ、シ・−シランを
行うようにした装置が開発されているが、処理速度が遅
く、大規模な！＼−ドウエアを必要とする等の問題があ
る。
従来の論理回路シミュレーション装置の概要構成を第１
３図に示す。なお、一般に、論理回路シミュレーション
装置はシミュレーションプログラムによる計算機処理で
具現化されることが多いので、以下この６式で実行する
場合について説明する。
３図に示す。なお、一般に、論理回路シミュレーション
装置はシミュレーションプログラムによる計算機処理で
具現化されることが多いので、以下この６式で実行する
場合について説明する。
第１３図に示すように、論理回路シミュレーション装置
は論理回路情報ｆを格納する論理回路情報メモリ１００
と、入力信号情報Ｘを格納する入力信号情報メ〔す２０
０と、出力信号↑Ｎ報ｙを格納する出力信号情報メモリ
３００と、論理回路情報ｆ、入力信号情ｆ！ｘ１．：基
づき論理シミュレーシ３ンブＵグラムＰ に従ってシ
ミュレ−ションＩＭ 発実行し、出力信号情報ｙを出力するシュミレーション
実行制御装置４０〔〕と、を備えて構成される。
は論理回路情報ｆを格納する論理回路情報メモリ１００
と、入力信号情報Ｘを格納する入力信号情報メ〔す２０
０と、出力信号↑Ｎ報ｙを格納する出力信号情報メモリ
３００と、論理回路情報ｆ、入力信号情ｆ！ｘ１．：基
づき論理シミュレーシ３ンブＵグラムＰ に従ってシ
ミュレ−ションＩＭ 発実行し、出力信号情報ｙを出力するシュミレーション
実行制御装置４０〔〕と、を備えて構成される。
論理回路情報ｆは、第１４図（ａ）に示すように、当該
論理回路を構成する「基本回路率−ｊ″−の種類−１、
ｒＡｈ餉号名」、「出力信号名」、「出力ｔＨ号のデイ
レ−値」等の情報からなる。具体的には、例えば、第１
３図（ｂ）に示す論理回路の場合「基本回路素子」はイ
ンバータＩＮＶとＮＡＮＤゲートであり、「入力信号名
」としてＮ 、Ｎ 、Ｎ 、ｒ出力信号のデイレ
−値」として２゛５”のような態様でテーブル上に整理
されてそれぞれポインタが割付けられる。
論理回路を構成する「基本回路率−ｊ″−の種類−１、
ｒＡｈ餉号名」、「出力信号名」、「出力ｔＨ号のデイ
レ−値」等の情報からなる。具体的には、例えば、第１
３図（ｂ）に示す論理回路の場合「基本回路素子」はイ
ンバータＩＮＶとＮＡＮＤゲートであり、「入力信号名
」としてＮ 、Ｎ 、Ｎ 、ｒ出力信号のデイレ
−値」として２゛５”のような態様でテーブル上に整理
されてそれぞれポインタが割付けられる。
入力信号情報Ｘは、第１５図（ａ）に示すように、「入
力信号名」、「信号変化時刻」、「入力信号値」等の情
報から構成される。具体的には、例えば、第１５図（ｂ
）に示すような入力信号Ｎｌの場合、第１５図（ｅ）に
示すように、「信号変化時刻」が′０゛のとき「入力信
号値」が０、同様に１−で信号変化時刻２で入力信号値
は１・・・というような態様でテーブルに整理される。
力信号名」、「信号変化時刻」、「入力信号値」等の情
報から構成される。具体的には、例えば、第１５図（ｂ
）に示すような入力信号Ｎｌの場合、第１５図（ｅ）に
示すように、「信号変化時刻」が′０゛のとき「入力信
号値」が０、同様に１−で信号変化時刻２で入力信号値
は１・・・というような態様でテーブルに整理される。
出力（５号情報ｙは、図示しないが、シミュ１ノージョ
ン結果の「出力信号名」、「出力信号変化時刻」、「出
力信号値、ｊ等の情報から構成される。
ン結果の「出力信号名」、「出力信号変化時刻」、「出
力信号値、ｊ等の情報から構成される。
テーブルは第１５図（Ｃ）と同様になる。
シュミレーシラン実行制御装置４００は、ストアードプ
ログラム方式の情報処理装置であり、通常は計算機が用
いられる。このシュミレーション実行制御装置４００は
、プログラムメモリ５００に格納されたシミュレーショ
ン制御情報（以下、論理シミュレーションプログラムと
いう、、）Ｐ により論理回路モデルの性能評価をＩ
Ｎ 行う。
ログラム方式の情報処理装置であり、通常は計算機が用
いられる。このシュミレーション実行制御装置４００は
、プログラムメモリ５００に格納されたシミュレーショ
ン制御情報（以下、論理シミュレーションプログラムと
いう、、）Ｐ により論理回路モデルの性能評価をＩ
Ｎ 行う。
論理シミ、レージもンプログラムＰ は上記ＩＮ
シュミレーシグン実行制御装置４００により論理回路モ
デルの性能評価を行うための一連の手続きから構成され
る。プログラミング言語としては複雑な事象を扱うため
、シミュレーション言語が適当である。この論理シミ二
１ノージョンプログラムＰ によって実行されるシュ
ミレーション実行ＩＮ 制御装置１Ｆ４００の機能をブロック図で示すと第１３
図のようになる。
デルの性能評価を行うための一連の手続きから構成され
る。プログラミング言語としては複雑な事象を扱うため
、シミュレーション言語が適当である。この論理シミ二
１ノージョンプログラムＰ によって実行されるシュ
ミレーション実行ＩＮ 制御装置１Ｆ４００の機能をブロック図で示すと第１３
図のようになる。
すなわち、シュミレーション実行＄１ ａｌｌ装置４０
０は、入力１３号情報メモリ２００から入力信号情報Ｘ
を読み出すための入力信号情報読出し制御部４０１と、
論理回路情報メモリ１００から論理回路情報【を読み出
すための論理回路情報読出し制御部４０２と、連続シミ
ュレーションによって等間隔の時刻（シミュレーション
時刻）ごとに論理シミュレーションプログラムＰ を
進行ＩＭ させるためのシミュレーション時刻更新制御部４０３と
、信号の変化を検出する信号変化検出部４０４と、基本
回路素子の出力信号を決定するための基本回路素子出力
信号決定制御部４０５と、その出力信号によって将来変
化することを記憶する将来信号変化記憶制御部４０６と
、出力信号を設定するための信号値設定制御部４０７と
、その設定された出力信号を出力信号情報メモリ３００
に書込むための出力信号書込み制御部４０８と、を備え
て構成される。
０は、入力１３号情報メモリ２００から入力信号情報Ｘ
を読み出すための入力信号情報読出し制御部４０１と、
論理回路情報メモリ１００から論理回路情報【を読み出
すための論理回路情報読出し制御部４０２と、連続シミ
ュレーションによって等間隔の時刻（シミュレーション
時刻）ごとに論理シミュレーションプログラムＰ を
進行ＩＭ させるためのシミュレーション時刻更新制御部４０３と
、信号の変化を検出する信号変化検出部４０４と、基本
回路素子の出力信号を決定するための基本回路素子出力
信号決定制御部４０５と、その出力信号によって将来変
化することを記憶する将来信号変化記憶制御部４０６と
、出力信号を設定するための信号値設定制御部４０７と
、その設定された出力信号を出力信号情報メモリ３００
に書込むための出力信号書込み制御部４０８と、を備え
て構成される。
次に、以上の論理回路シミュレーション装置によるシミ
ュレーション動作の概略を説明する。
ュレーション動作の概略を説明する。
なお、シミュレーションの実行に先立って、論理回路情
報【、入力信号情報Ｘは予め生成されており、第１４図
、第１５図に示す態様でそれぞれ論理回路情報メモリ１
００、入力信号情報メモリ２００内に格納されているも
のとする。
報【、入力信号情報Ｘは予め生成されており、第１４図
、第１５図に示す態様でそれぞれ論理回路情報メモリ１
００、入力信号情報メモリ２００内に格納されているも
のとする。
第１６図に従来の論理回路シミュレーション装置の動作
フローを示す。論理シミュレーションプログラムＰ
に従って、論理回路シミュレータＩＭ ジン装置は、以下の手順でシミュレーション処理を実行
する。
フローを示す。論理シミュレーションプログラムＰ
に従って、論理回路シミュレータＩＭ ジン装置は、以下の手順でシミュレーション処理を実行
する。
くステップＡ、Ｂ＞
論理回路情報【の信号値、出力信号情報ｙの内容、論理
シミュレー・ジョンプログラムＰ 内のＩＮ シミュレーション時刻などの初期設定を行う。
シミュレー・ジョンプログラムＰ 内のＩＮ シミュレーション時刻などの初期設定を行う。
〈ステップＣ〉
入力信号情報Ｘから、信号変化を起こす信号名、信号変
化時刻、信号値を１組読み出す。
化時刻、信号値を１組読み出す。
くステップＤ、Ｅ＞
読み出された信号名から論理回路情報ｆに対応する信号
名を探し、その信号値を書き込む。次に、ポインタをた
どって同じ信号名を有する基本回路素子を探す。
名を探し、その信号値を書き込む。次に、ポインタをた
どって同じ信号名を有する基本回路素子を探す。
くステップＦ、Ｇ、Ｈ＞
基本回路素子の種別が判明したら、基本回路素ｒの論理
動作に従って当該基本回路素子への入力信号値から出力
信号値を決定しくステップＦ）、「現在時刻＋デイレー
時間」後の信号変化とじて対応する信号名の信号値を将
来時刻信号変化として記憶する（ステップＧ）。そして
、上記ステップＤ−Ｇの処理をポインタをたどって同一
信号名を有する基本回路素子がなくなるまで繰り返す（
ステップＨ）。
動作に従って当該基本回路素子への入力信号値から出力
信号値を決定しくステップＦ）、「現在時刻＋デイレー
時間」後の信号変化とじて対応する信号名の信号値を将
来時刻信号変化として記憶する（ステップＧ）。そして
、上記ステップＤ−Ｇの処理をポインタをたどって同一
信号名を有する基本回路素子がなくなるまで繰り返す（
ステップＨ）。
くステップ■〉
現在のシミュレーション時刻における論理回路情報【の
信号値を出力信号情報ｙとして書込む。
信号値を出力信号情報ｙとして書込む。
くステップＪ、Ｋ＞
シミニレ−９９２時刻を更新し、新時刻とする（ステッ
プＪ）。ステップＢまたはＦ、Ｇ、Ｈの信号変化のうち
新時刻で信号変化するものであればステップＣ−１まで
を繰返す（ステップＫ）。
プＪ）。ステップＢまたはＦ、Ｇ、Ｈの信号変化のうち
新時刻で信号変化するものであればステップＣ−１まで
を繰返す（ステップＫ）。
くステップＬ〉
以上のステップＣ−Ｋを入力信号情報Ｘが終了するまで
縁返し、終了時点で論理シミュレーションの実行を終了
する。
縁返し、終了時点で論理シミュレーションの実行を終了
する。
以上のように、基本回路素子の動作を決定することによ
り、どのような論理回路もシミュレーションすることが
できるのであるが、ただし、それは基本回路素子をゲ・
−トレベルで扱った場合である。トランジスタレベルで
、シミュレーショ゛／を行う場合、従来ではトランジス
タの動作を次のように定義していた。
り、どのような論理回路もシミュレーションすることが
できるのであるが、ただし、それは基本回路素子をゲ・
−トレベルで扱った場合である。トランジスタレベルで
、シミュレーショ゛／を行う場合、従来ではトランジス
タの動作を次のように定義していた。
■ トランジスタ（ＭＯＳトランジス、り）のゲートの
信号値がアクティブになると、トランジスタの入信号値
をそのまま出力信号値として扱う。
信号値がアクティブになると、トランジスタの入信号値
をそのまま出力信号値として扱う。
ここに、ゲート信号値がアクティブであるとは、ＰＭＯ
Ｓトランジスタの場合は論理“０”ＮＭＯＳトランジス
タの場合は論理“１“であることを指す。つまり、その
トランジスタがＯＮとなるために寄り。する信号状態で
ある。
Ｓトランジスタの場合は論理“０”ＮＭＯＳトランジス
タの場合は論理“１“であることを指す。つまり、その
トランジスタがＯＮとなるために寄り。する信号状態で
ある。
■ トランジスタのゲート信号値がインアクティブにな
ると、トランジスタの出力は高インピーダンス状態の信
号になるとして扱う。インアクティブでは上述のアクテ
ィブの逆の意である。
ると、トランジスタの出力は高インピーダンス状態の信
号になるとして扱う。インアクティブでは上述のアクテ
ィブの逆の意である。
このように、従来では、トランジスタの動作をゲート信
号値がアクティブであるか、インアクティブかを基準と
して定義するものであった。
号値がアクティブであるか、インアクティブかを基準と
して定義するものであった。
以上のように定義した従来の論理回路シミニレ−ジョン
装置では、詳しくは後述するようにトランジスタの動作
を完全に定義できておらず、したがってＩ・ランジスタ
レベルでの完全なシミュレーションを実行できない。
装置では、詳しくは後述するようにトランジスタの動作
を完全に定義できておらず、したがってＩ・ランジスタ
レベルでの完全なシミュレーションを実行できない。
論理回路シミュレーション装置で扱う信号値は、「信号
強度」と「論理値」の組み合せで表現されるのがゲート
１ノベルでは主流であり、これをトランジスタレベルに
適用したものが多い。
強度」と「論理値」の組み合せで表現されるのがゲート
１ノベルでは主流であり、これをトランジスタレベルに
適用したものが多い。
「信号強度」とは、信号発生元における信号源の内部イ
ンビーダ〉スに対応したもので、当該内部インピーダン
スが小さいほど信号強度は強く、信号強度の強い信号は
信号強度に弱い信号に勝つ。
ンビーダ〉スに対応したもので、当該内部インピーダン
スが小さいほど信号強度は強く、信号強度の強い信号は
信号強度に弱い信号に勝つ。
そのような信号強度の関係は、
Ｓ＞Ｒ＞Ｚ ・・・（１）で
表わされる。ＳはＳｔｒｏｎｇ、 ＲはＲｏｓｌｓｔｉ
ｖｅ、２はＩｌｌｇｈ １ｎｐｅａｄａｎｃｏである。
表わされる。ＳはＳｔｒｏｎｇ、 ＲはＲｏｓｌｓｔｉ
ｖｅ、２はＩｌｌｇｈ １ｎｐｅａｄａｎｃｏである。
「論理値」は“０＃ ′１“ 初期不定値°Ｘ０、お
よび”０”１゛Ｘ°のいずれでもないエラー°Ｅ°の４
値がある。
よび”０”１゛Ｘ°のいずれでもないエラー°Ｅ°の４
値がある。
信号値は以上の「信号強度」と「論理値」との組み合せ
であり、 Ｓ Ｓ、Ｓ、Ｓ＞Ｒ，Ｒ，Ｒ。
であり、 Ｓ Ｓ、Ｓ、Ｓ＞Ｒ，Ｒ，Ｒ。
０’ ｌ Ｘ Ｅ ０ １ Ｘ
Ｒ＞Ｚ 、Ｚ 、Ｚ 、ＺＥ ・・
・（２）１ ０ １ Ｋ のように表わされる。
Ｒ＞Ｚ 、Ｚ 、Ｚ 、ＺＥ ・・
・（２）１ ０ １ Ｋ のように表わされる。
１−述したように、従来の論理回路シミュレーション装
置によれば、ゲートレベルにてトランジスタの動作を完
全にシミュレーションすることかできないという問題が
ある。その理由は、トランジスタの動作の足裏に起因す
ることは先に述べた通りである。
置によれば、ゲートレベルにてトランジスタの動作を完
全にシミュレーションすることかできないという問題が
ある。その理由は、トランジスタの動作の足裏に起因す
ることは先に述べた通りである。
ここで、従来の論理回路シミュレーション装置の問題点
を実際のトランジスタを含む論理回路を例にして説明す
る。
を実際のトランジスタを含む論理回路を例にして説明す
る。
卿１１
第１７図（ａ）に、論理回路例１を示す。本回路は２つ
のトランジスタ（Ｎチャネル形ＭＯＳトランジスタ）Ｔ
、Ｔ２をインバーターＮＶの入力端に直列に接続し、ト
ランジスタＴ 、Ｔのゲートに与えるゲート信号■
、ｖ をＯＮ。
のトランジスタ（Ｎチャネル形ＭＯＳトランジスタ）Ｔ
、Ｔ２をインバーターＮＶの入力端に直列に接続し、ト
ランジスタＴ 、Ｔのゲートに与えるゲート信号■
、ｖ をＯＮ。
ＧＩ Ｇ２
０ＦＦすることにより、入力信号ｖＩＮをインバータＩ
ＮＶに与え、その出力端から対応する出力信号Ｖ を
出力するようにした回路である。
ＮＶに与え、その出力端から対応する出力信号Ｖ を
出力するようにした回路である。
ＵＴ
第１７図（ｂ）、（ｅ）に本回路の動作波形を示す。第
１７図（ｂ）は従来の論理回路シミュレーション装置に
よって生じる誤り動作、第１７図（ｃ）は本来あるべき
正しい動作を示している。
１７図（ｂ）は従来の論理回路シミュレーション装置に
よって生じる誤り動作、第１７図（ｃ）は本来あるべき
正しい動作を示している。
Ｖ はａ点の信号、■、は５点の信号である。
ａ Ｄすな
わち、本回路の場合、ゲート信号■。１゜ｖＧ２を交互
に１“Ｏ”とし、トランジスタＴ１．Ｔ２を交互にＯＮ
・ＯＦＦさせると、第１０図（ｂ）に示すように、入力
信号ＶＩＮが出力信号Ｖ に伝播して１７まうことが
起こる。本来ＵＴ は、第１７図（ｅ）のＶ ′に示すように、ゲ Ｕ
Ｔ −ト信号Ｖ とゲート信号Ｖ。２が同一タイミングｌ で１″となった場合以外、入力信号ＶＩＮが変化したと
しても出力信号Ｖ は変化（つまり入力１ＪＴ 信号Ｖ が出力信号Ｖ に伝播）しないはぐでＩＮ
０ＩＪＴ ある。
わち、本回路の場合、ゲート信号■。１゜ｖＧ２を交互
に１“Ｏ”とし、トランジスタＴ１．Ｔ２を交互にＯＮ
・ＯＦＦさせると、第１０図（ｂ）に示すように、入力
信号ＶＩＮが出力信号Ｖ に伝播して１７まうことが
起こる。本来ＵＴ は、第１７図（ｅ）のＶ ′に示すように、ゲ Ｕ
Ｔ −ト信号Ｖ とゲート信号Ｖ。２が同一タイミングｌ で１″となった場合以外、入力信号ＶＩＮが変化したと
しても出力信号Ｖ は変化（つまり入力１ＪＴ 信号Ｖ が出力信号Ｖ に伝播）しないはぐでＩＮ
０ＩＪＴ ある。
このようなことが生しる原因は、トランジスタＴ １．
Ｔ ２の出力信号をａ点および６点においてハイイン
ピーダンスＺの状態で保持しているからである。
Ｔ ２の出力信号をａ点および６点においてハイイン
ピーダンスＺの状態で保持しているからである。
この例１の問題点の対策として、トランジスタＴ とト
ランジスタＴ２に動作の異なるトランジスタを使用し、
トランジスタＴ１としてメモリ機能をａさず、トランジ
スタＴ２としてメモリ機能を有する素子を用いることが
行なわれている。しかし、設計中に異なるトランジスタ
を選択することは煩らしく、また論理シミュレーシ）ン
用モデルとそうでない回路との２種類の論理を用意する
ことは管理面で問題であった。
ランジスタＴ２に動作の異なるトランジスタを使用し、
トランジスタＴ１としてメモリ機能をａさず、トランジ
スタＴ２としてメモリ機能を有する素子を用いることが
行なわれている。しかし、設計中に異なるトランジスタ
を選択することは煩らしく、また論理シミュレーシ）ン
用モデルとそうでない回路との２種類の論理を用意する
ことは管理面で問題であった。
例２
第１８図（ａ）に論理回路例２を示す。本回路はプリチ
ャージ用トランジスタＴ３とディスチャージ用トランジ
スクＴ４とにより内部バスＢＵＳをドライブし、内部バ
スＢＵＳの信号をトランジスタＴ５を介してインバータ
ＩＮＶに入力するようにした回路である。プリチャージ
用トランジスタＴ のゲートはプリチャージゲート信号
Ｖｐｃ’ディスチャージ用トランジスタＴ４のゲートは
ディスチャージゲート信号ＶＤＣにより制御され、トラ
ンジスタＴ５はゲート信号ＶＧ５によりＯＮ・ＯＦＦ制
御される。
ャージ用トランジスタＴ３とディスチャージ用トランジ
スクＴ４とにより内部バスＢＵＳをドライブし、内部バ
スＢＵＳの信号をトランジスタＴ５を介してインバータ
ＩＮＶに入力するようにした回路である。プリチャージ
用トランジスタＴ のゲートはプリチャージゲート信号
Ｖｐｃ’ディスチャージ用トランジスタＴ４のゲートは
ディスチャージゲート信号ＶＤＣにより制御され、トラ
ンジスタＴ５はゲート信号ＶＧ５によりＯＮ・ＯＦＦ制
御される。
第１８図（ｂ）に本回路の動作波形を示す。本回路の場
合、例１の場合とは逆にゲート信号■６□の変化に伴な
ってａ点の信号Ｖ が変化し、次いで６点の信号Ｖｂが
変化しなくてはならず、ハイインピーダンス信号Ｚ１が
伝播されないとすることは９’１２の回路動作を正しく
シミュレーシ」ンできないことになる。
合、例１の場合とは逆にゲート信号■６□の変化に伴な
ってａ点の信号Ｖ が変化し、次いで６点の信号Ｖｂが
変化しなくてはならず、ハイインピーダンス信号Ｚ１が
伝播されないとすることは９’１２の回路動作を正しく
シミュレーシ」ンできないことになる。
１ｌ１３
第１９図（ａ）に論理回路ｆｉＩ３を示す。本回路は、
プリチャージ用トランジスタＴｏとトランジスタＴ
、Ｔ８を直列接続し、プリチャージゲート信号ｖＰｃを
プリチャージ用トランジスタＴ６とトランジスタＴ２と
の接続点から導出した出力端子から出力信号Ｖ を取
出すようにした回路でＵＴ ある。
プリチャージ用トランジスタＴｏとトランジスタＴ
、Ｔ８を直列接続し、プリチャージゲート信号ｖＰｃを
プリチャージ用トランジスタＴ６とトランジスタＴ２と
の接続点から導出した出力端子から出力信号Ｖ を取
出すようにした回路でＵＴ ある。
第１９図（ｂ）、（ｅ）に本回路の動作波！ｌヨを示す
。第１９図（ｂ）は誤り、第１９図（Ｃ）は正しい波１
１３である。
。第１９図（ｂ）は誤り、第１９図（Ｃ）は正しい波１
１３である。
１−ランジスタＴ７が０ＦＦｔ、ているときに、トラン
ジスタＴ のゲート信号ｖＧ８としＣ不定値値号″Ｘ゛
が入力されたときに、出力信号Ｖ とＵＴ Ｉ７て無条件に本定値信号゛Ｘ′またはエラー信号゛Ｅ
゛が出力されると都合が潔い。実際の回路では：８１９
図（ｃ）のＶ ′に祇すように、出力００丁 （ｉｊ号Ｖ は変化しない。第１２図（ｃ）のａ点Ｕ
ｒ の（４号ｖ ′、出力信号Ｖ ′のように、人力ａ
０ＩＪＴ１；１４強度に
応（〜た一ト定値信号“Ｘ“Ｒまたは“Ｚ ″の信号値
を出力ｊ７、かつ、・＼イインビーダンス１５号は出力
変化を起こさない方が良い。すなわち、不定値信号°Ｘ
“がゲー・ト信号■ で人力された場合、出力信号Ｖ
に本定値Ｇ ８０１４１’ （ｉ１号“Ｘ″か発生ずるのは実回路動作と異ることが
乙＜、特にトランジスタをケートとり、て汲う場合には
限界がある。
ジスタＴ のゲート信号ｖＧ８としＣ不定値値号″Ｘ゛
が入力されたときに、出力信号Ｖ とＵＴ Ｉ７て無条件に本定値信号゛Ｘ′またはエラー信号゛Ｅ
゛が出力されると都合が潔い。実際の回路では：８１９
図（ｃ）のＶ ′に祇すように、出力００丁 （ｉｊ号Ｖ は変化しない。第１２図（ｃ）のａ点Ｕ
ｒ の（４号ｖ ′、出力信号Ｖ ′のように、人力ａ
０ＩＪＴ１；１４強度に
応（〜た一ト定値信号“Ｘ“Ｒまたは“Ｚ ″の信号値
を出力ｊ７、かつ、・＼イインビーダンス１５号は出力
変化を起こさない方が良い。すなわち、不定値信号°Ｘ
“がゲー・ト信号■ で人力された場合、出力信号Ｖ
に本定値Ｇ ８０１４１’ （ｉ１号“Ｘ″か発生ずるのは実回路動作と異ることが
乙＜、特にトランジスタをケートとり、て汲う場合には
限界がある。
例４
第２０図（ａ）に、論理回路例４を示す。本回路はトラ
ンジスタＴ、Ｔ、ｏを直列とし、トランジスタＴ 、
Ｔ を直列とし、かつ、これの出力をショー！・させ
ろこと（ドツトという。）によりワイヤードオア接続し
てインバータＩＮＶに入力するようにした回路である。
ンジスタＴ、Ｔ、ｏを直列とし、トランジスタＴ 、
Ｔ を直列とし、かつ、これの出力をショー！・させ
ろこと（ドツトという。）によりワイヤードオア接続し
てインバータＩＮＶに入力するようにした回路である。
本回路のように、トランジスタＴｌｏとトランジスタＴ
ＩＩの出力がドツトされている場合には、トランジスタ
ＴＴ の交互にＯＮ・ＯＦＦす１０’ １２ るとこれに応じてＣ点信号■ が変化してしまう（第３
ｆ’Ｊ（ｈ））。これは、策２０図Ｃｅ）に示すように
信号変化を起こさないことが望ましい。
ＩＩの出力がドツトされている場合には、トランジスタ
ＴＴ の交互にＯＮ・ＯＦＦす１０’ １２ るとこれに応じてＣ点信号■ が変化してしまう（第３
ｆ’Ｊ（ｈ））。これは、策２０図Ｃｅ）に示すように
信号変化を起こさないことが望ましい。
以上はトランジスタレベルで論理シミュレーションする
場合について説明したが、最近ではトランジスタを完全
に扱える論理回路シミ３．、レーシラン装置としてトラ
ンジスタをスイッチ素子として扱う、いわゆるスイッチ
レベルシミスレーシコン装置が開発されている。このス
イッチレベルシミュレーション装置は精度の点で優れた
ものであＳ０しか１５、シミュレーションプログラムの
アルゴリズムが複雑であり、演算に際しては浮動小数点
の剰除演算を行うため、処理速度が従来のゲートレベル
シミュレー ジョン装置に比べてかなり遅い点で問題が
ある。したがって、このスイッチレベルシミュレーショ
ン装置は大型＝１゛算機等の高速マシン以外への適用が
難しく、大規模なＬＳＩの設計を通常マシンで行うこと
が困難である。
場合について説明したが、最近ではトランジスタを完全
に扱える論理回路シミ３．、レーシラン装置としてトラ
ンジスタをスイッチ素子として扱う、いわゆるスイッチ
レベルシミスレーシコン装置が開発されている。このス
イッチレベルシミュレーション装置は精度の点で優れた
ものであＳ０しか１５、シミュレーションプログラムの
アルゴリズムが複雑であり、演算に際しては浮動小数点
の剰除演算を行うため、処理速度が従来のゲートレベル
シミュレー ジョン装置に比べてかなり遅い点で問題が
ある。したがって、このスイッチレベルシミュレーショ
ン装置は大型＝１゛算機等の高速マシン以外への適用が
難しく、大規模なＬＳＩの設計を通常マシンで行うこと
が困難である。
本発明は、ゲートレベルでトランジスタのシミュレーシ
ョンを実用的な処理時間内で、か一つ、特別な計算機を
必要とせずに実行しうる論理回路シミュレーション装置
を提供することを目的とする。
ョンを実用的な処理時間内で、か一つ、特別な計算機を
必要とせずに実行しうる論理回路シミュレーション装置
を提供することを目的とする。
上記課題を解決するために、本発明は、第１図に示すよ
うにシミュレーション論理回路に関する情報ｆ、前記論
理回路の各回路素子ごとの入力信号の情報ｘ１シミュレ
ーション制御情報ＰＳＩＮ、および出力信号情報ｙに基
づい論理回路の論理シミュレーションを実行する論理シ
ミュレーション装置において、シミュ１ノーンヨン対象
回路素子が第１の回路素子か否かを判別する回路素子種
別判定手段６００と、前記ユ／ミュレーシ３ン対象回路
素子が第１の回路素子である場合に当該第１回路素ｆの
入力側に第２の回路素子が存在するか否かを判別する回
路構成判定手段６０１と、前記第１回路素子の入力端に
第２回路素子が存在する場合に当該第２回路素子の入力
側に存在する回路の最大入力端遅延時間ｔ を読出す
第１の遅延時間ｄｌ 読出し手段６０２、前記第１回路素子の出力側の回路の
出力側遅延時間ｔ を読み出す第２の遅１］ｄ２ 延時間読出し手段６０３、前記最大入力側遅延時間ｔ
と出力側遅延時間ｔ とを比較する遅ｐｄ ２
ｐｄ ２延時間比較手段６０４と、前
記遅延時間比較１段６０４の比較結果情報により信号方
向を求めると共に、あらかじめ定義された決定基準によ
り前記シミュ１−・−ジョン対象回路素子の出力信号の
論理値を決定する出力信号論理決定手段６０°３と、を
備えて構成する。
うにシミュレーション論理回路に関する情報ｆ、前記論
理回路の各回路素子ごとの入力信号の情報ｘ１シミュレ
ーション制御情報ＰＳＩＮ、および出力信号情報ｙに基
づい論理回路の論理シミュレーションを実行する論理シ
ミュレーション装置において、シミュ１ノーンヨン対象
回路素子が第１の回路素子か否かを判別する回路素子種
別判定手段６００と、前記ユ／ミュレーシ３ン対象回路
素子が第１の回路素子である場合に当該第１回路素ｆの
入力側に第２の回路素子が存在するか否かを判別する回
路構成判定手段６０１と、前記第１回路素子の入力端に
第２回路素子が存在する場合に当該第２回路素子の入力
側に存在する回路の最大入力端遅延時間ｔ を読出す
第１の遅延時間ｄｌ 読出し手段６０２、前記第１回路素子の出力側の回路の
出力側遅延時間ｔ を読み出す第２の遅１］ｄ２ 延時間読出し手段６０３、前記最大入力側遅延時間ｔ
と出力側遅延時間ｔ とを比較する遅ｐｄ ２
ｐｄ ２延時間比較手段６０４と、前
記遅延時間比較１段６０４の比較結果情報により信号方
向を求めると共に、あらかじめ定義された決定基準によ
り前記シミュ１−・−ジョン対象回路素子の出力信号の
論理値を決定する出力信号論理決定手段６０°３と、を
備えて構成する。
本発明によれば、回路素子種別判定手段６００により対
象回路素子が第１の回路素子か否かを判別し、第１の回
路素子である場合に限って回路構成判定１段６０１によ
りその入力端の第２の回路素ｆの存在を判別し、第１の
遅延時間読出１２手段６０２によりその入力側の第の回
路要素のさらに入力側における回路の最大置換時間間【
を求ｐｄ！ め、かつ第２の遅延時間読出し手段６０３により第１の
回路要素の出力側の出力側遅延時間ｔｐｄ２を求め、遅
延時間比較手段６０４によりそれらの最大置換時間間ｔ
と出力側遅延時間ｔ、ｄ２゜ｄｌ を大小比較１．て対象回路素子（第１の回路素子）に与
えられた信号方向を求め、上記比較結果を用いで出力信
号論理決定手段６０５により出力信号の論理値を決定す
る。
象回路素子が第１の回路素子か否かを判別し、第１の回
路素子である場合に限って回路構成判定１段６０１によ
りその入力端の第２の回路素ｆの存在を判別し、第１の
遅延時間読出１２手段６０２によりその入力側の第の回
路要素のさらに入力側における回路の最大置換時間間【
を求ｐｄ！ め、かつ第２の遅延時間読出し手段６０３により第１の
回路要素の出力側の出力側遅延時間ｔｐｄ２を求め、遅
延時間比較手段６０４によりそれらの最大置換時間間ｔ
と出力側遅延時間ｔ、ｄ２゜ｄｌ を大小比較１．て対象回路素子（第１の回路素子）に与
えられた信号方向を求め、上記比較結果を用いで出力信
号論理決定手段６０５により出力信号の論理値を決定す
る。
このように、本発明は第１の回路素子については最大置
換時間間【 と出力側遅延時間【２，２ｄｌ の比較結果を用いて出力信号の論理値の決定を行うｔ：
め、従来のように対宋トランジスタのゲート論理が単に
アクティブか又はインアクティブかの情報のみによって
トランジスタレベルの論理シミュレーションを行うのと
は異なり、よりトランジスタ動作に近い論理シミュレー
ションを行うことが可能となる。したがって、このこと
はまた、スイッチレベルシミュレーションのような大型
計算機の使用を不要とし、一般普及機にて実現でき、ま
たいたずらに複雑なアルゴリズムを用いることがないの
で処理の高速性が確保される。
換時間間【 と出力側遅延時間【２，２ｄｌ の比較結果を用いて出力信号の論理値の決定を行うｔ：
め、従来のように対宋トランジスタのゲート論理が単に
アクティブか又はインアクティブかの情報のみによって
トランジスタレベルの論理シミュレーションを行うのと
は異なり、よりトランジスタ動作に近い論理シミュレー
ションを行うことが可能となる。したがって、このこと
はまた、スイッチレベルシミュレーションのような大型
計算機の使用を不要とし、一般普及機にて実現でき、ま
たいたずらに複雑なアルゴリズムを用いることがないの
で処理の高速性が確保される。
［実施例〕
次に、本発明の実施例を図面に基づいて説明する。
要約
まず、上記［コ的を達成するための重要な点につき、以
下に要約（２て説明する。
下に要約（２て説明する。
トランジスタの動作回路構成、信号を次のよっに定義す
る。
る。
〔１〕 トランジスタの基本動作の定義シミュレーショ
ン対象となる回路素子である１・ランジスタが「ＯＮ」
すると、そのトランジスタの出力端に入力信号強度と等
１．いか、またはそれより弱い出力信号を出力する。た
だし、信号強度は指定の出力信号強度に等しいか、また
はそれより弱い信号強度となる。したがって、指定の出
力信号強度より強い信号は出力しない。
ン対象となる回路素子である１・ランジスタが「ＯＮ」
すると、そのトランジスタの出力端に入力信号強度と等
１．いか、またはそれより弱い出力信号を出力する。た
だし、信号強度は指定の出力信号強度に等しいか、また
はそれより弱い信号強度となる。したがって、指定の出
力信号強度より強い信号は出力しない。
すなわち、第２図に示すトランジスタをシミュレーショ
ン対９として、このトランジスタの基本動作を次のよう
に定義する。
ン対９として、このトランジスタの基本動作を次のよう
に定義する。
（ル トランジスタの出力信号強度指定がｓｔｒｏｎｇ
の場合（入力信号強度−出力信号強度） （入力信号強度）＝（出力信号強度） ｓｏ、 Ｓｔ、Ｓ、、 ５Ｅ−ＳＯｏｓ、、 ｓｘ、
Ｓ［ＥＲｏ、 Ｒ，、Ｒ，、ＲＥ−Ｒｏ、 Ｒ１，Ｒ，
、Ｒ。
の場合（入力信号強度−出力信号強度） （入力信号強度）＝（出力信号強度） ｓｏ、 Ｓｔ、Ｓ、、 ５Ｅ−ＳＯｏｓ、、 ｓｘ、
Ｓ［ＥＲｏ、 Ｒ，、Ｒ，、ＲＥ−Ｒｏ、 Ｒ１，Ｒ，
、Ｒ。
ｚＯ，ｚ、、 ｚ、、 ｚ、 −ｚＯ，ｚ、、 ｚ、
、 ｚＥとする。
、 ｚＥとする。
■ トランジスタの出力信号強度指定がＲｅ５ｉｓｔｌ
ｖｏの場合（入力信号強度≧出力信号強度）（入力信号
強度）＝（出力信号強度） Ｓｏ、 Ｓ、、 Ｓｘ、 ＳＥ−Ｒｏ、 Ｒ，、Ｒｘ、
ＲＥＲＯ，Ｒ１，Ｒｘ、 ＲＥ−ＺＯ，Ｚｌ、 Ｚｘ
、 ＺＥｚｏ、 ｚ」、 ｚｘ、 ｚＰ、−ｚｏ、 ｚ
ｌ、 ｚ、、 ｚＥとする。
ｖｏの場合（入力信号強度≧出力信号強度）（入力信号
強度）＝（出力信号強度） Ｓｏ、 Ｓ、、 Ｓｘ、 ＳＥ−Ｒｏ、 Ｒ，、Ｒｘ、
ＲＥＲＯ，Ｒ１，Ｒｘ、 ＲＥ−ＺＯ，Ｚｌ、 Ｚｘ
、 ＺＥｚｏ、 ｚ」、 ｚｘ、 ｚＰ、−ｚｏ、 ｚ
ｌ、 ｚ、、 ｚＥとする。
このように、Ｒ（３３１ｓ ｔ ｌｖｅ指定の場合、Ｒ
ｏ。
ｏ。
Ｒ、Ｒ、ＲＰ、より強い信号は出力されない。
１ Ｋ
トランジスタがｒＯＦＦＪすると、そのトランジスタの
出力端にそれまでの出力信号をＭ・インピーダンス強度
にて保持する。
出力端にそれまでの出力信号をＭ・インピーダンス強度
にて保持する。
トランジスタがｒＯＦＦになった後」は、入力信号が変
化したとしても出力信号は変化しない。
化したとしても出力信号は変化しない。
〔２〕出力信号値の決定の定義
トランジスタの入力信号値と出力信号値がハイ・インピ
ーダンス強度の信号であるときトランジスタがＯＮＬ、
た場合、その出力信号値は次の手順で決定する。
ーダンス強度の信号であるときトランジスタがＯＮＬ、
た場合、その出力信号値は次の手順で決定する。
［相］ 信号（または回路）デイレ−値の比較トランジ
スタの入力側の回路の信号（または回路、以下同様）の
デイレ−値（以下、入力端デイレ−値という。）を【
とし、出力側の回路のｐａｌ 信号デイレ−値（以下、出力側デイレ−値という。）を
【 とじ、次式のようにｔ とｐｄ２
ｐｄｌ 【、ｄ２の大小比較を行う。
スタの入力側の回路の信号（または回路、以下同様）の
デイレ−値（以下、入力端デイレ−値という。）を【
とし、出力側の回路のｐａｌ 信号デイレ−値（以下、出力側デイレ−値という。）を
【 とじ、次式のようにｔ とｐｄ２
ｐｄｌ 【、ｄ２の大小比較を行う。
１ −１
・・・ （３）ｐｄｌ ｐｄ２ にのｔ とｔ の大小の比較を行うのは信号ｐｄｌ
ｐｄｌ 伝達の時間遅れの相違によりトランジスタの信号の流れ
ｂ向を決定するためである。
・・・ （３）ｐｄｌ ｐｄ２ にのｔ とｔ の大小の比較を行うのは信号ｐｄｌ
ｐｄｌ 伝達の時間遅れの相違によりトランジスタの信号の流れ
ｂ向を決定するためである。
■ 出力１３号値の決定およびその基準比較結果から次
の基準で出力信号値を決定する。
の基準で出力信号値を決定する。
ｐａｌ ｐ１２の場合・・・入力信号値を出力信１
＞１ 号値とし、出力信号 は変化する。
＞１ 号値とし、出力信号 は変化する。
ｐｄｌ ｐｄ２の場合・・・出力ＩＲ号は変化しな
ｔ ≦ ｔ い。
ｔ ≦ ｔ い。
（０トランジスタの人力側にドツトゲートが（ｊ（［す
る場合のデイＬ−−−値の扱いの定義第３図に示すよう
に、トランジスタの入力側の回路に、複数の回路の出力
端同士がショートされて形成されるゲート（これをドツ
トゲートという。）が接続されている場合、そのドツト
ゲートの入力信号のデイレ−値を前記〔２−■〕のｔ
とする。
る場合のデイＬ−−−値の扱いの定義第３図に示すよう
に、トランジスタの入力側の回路に、複数の回路の出力
端同士がショートされて形成されるゲート（これをドツ
トゲートという。）が接続されている場合、そのドツト
ゲートの入力信号のデイレ−値を前記〔２−■〕のｔ
とする。
ｄｐｌ
ドツトゲートの人力信すが複数の場合、その複数の入力
信号のうち、最大のデイレ−値をもっ入力信号を前記■
のｔ とする。
信号のうち、最大のデイレ−値をもっ入力信号を前記■
のｔ とする。
ｄｐｌ
具体的には第３図の場合、トランジスタの人力側デイレ
−値ｔ は、 ｄｐｌ ｔｄ、、−ｆ（Ｄ、Ｄ２．Ｄ３） ・＝（４）■ である。Ｄ、Ｄ、Ｄ３は入力端の各回路の出■２ 力信号のデイレ−値である。通′常は ｔｄ、、−ＭＡＸ （Ｄ 、Ｄ 、Ｄ３）・・・（
５）とする。
−値ｔ は、 ｄｐｌ ｔｄ、、−ｆ（Ｄ、Ｄ２．Ｄ３） ・＝（４）■ である。Ｄ、Ｄ、Ｄ３は入力端の各回路の出■２ 力信号のデイレ−値である。通′常は ｔｄ、、−ＭＡＸ （Ｄ 、Ｄ 、Ｄ３）・・・（
５）とする。
■ デイレ−値１ ．１ は、第１の数値まｄｐ
ｌ ｄｐま たはそれより大きい第２の数値のいずれがとする。
ｌ ｄｐま たはそれより大きい第２の数値のいずれがとする。
第１、第２の数値は論理回路シミュレーション装置の使
用者により選択可能とする。
用者により選択可能とする。
■ 以上の〔２〕の適用の有無は、論理回路シミュレー
ション装置の使用者により選択可能とする。
ション装置の使用者により選択可能とする。
（３〕不定値、エラー値の場合の定義
トランジスタのゲート信号の論理値が不定値Ｘ または
エラー値“Ｅ“の場合、トランジスタの出力信号値とし
て入力信号強度に対応した論理値“Ｘ 、“Ｅ“を出力
する。
エラー値“Ｅ“の場合、トランジスタの出力信号値とし
て入力信号強度に対応した論理値“Ｘ 、“Ｅ“を出力
する。
〔４〕入力信号値−出力信号値の場合の定義入力信号値
−出力信号値である場合は、トランジスタのゲートの論
理値が不定値“ｘ １エラー値“Ｅｏであっても出力は
変化し、ない。なお、信号値は信号強度と論理値の組み
合せで定義される信号値を指す（（２）式参照）。
−出力信号値である場合は、トランジスタのゲートの論
理値が不定値“ｘ １エラー値“Ｅｏであっても出力は
変化し、ない。なお、信号値は信号強度と論理値の組み
合せで定義される信号値を指す（（２）式参照）。
〔５〕ハイ・インピーダンスの場合の定義ドツトゲート
の入力信号が全てハイ・インピーダンス強度の信号とな
った場合、ドツトゲートはその出力端にそれまでの出力
信号をハイ・インピーダンス強度で保持する。
の入力信号が全てハイ・インピーダンス強度の信号とな
った場合、ドツトゲートはその出力端にそれまでの出力
信号をハイ・インピーダンス強度で保持する。
■ ただし、［５］の処理は、入力信号情報から読み込
まれる信号が「ドツトゲートの信号名」となっている場
合、適用しない。
まれる信号が「ドツトゲートの信号名」となっている場
合、適用しない。
■ 上記［相］の適用の有無を論理回路シミュレーショ
ン装置の使用者が任意に選択可能とする。
ン装置の使用者が任意に選択可能とする。
〔６〕デイレ−値の態様
信号（回路）デイレ−値は回路の容量値でもよい。論理
回路では、通常、容量値を直接扱うのではなく、基本負
荷容量をもって表わすことが行なわれる。基本負荷容量
は、例えば、０． ０５ 、Ｆｍ１Ｌｕのように、ｒＬ
ｕＪの単位で表わされる物理量である。
回路では、通常、容量値を直接扱うのではなく、基本負
荷容量をもって表わすことが行なわれる。基本負荷容量
は、例えば、０． ０５ 、Ｆｍ１Ｌｕのように、ｒＬ
ｕＪの単位で表わされる物理量である。
〔７〕 トランジスタの態様
以上の説明では、トランジスタを第２図に示すような３
端子素子であるとして説明したが、本発明は種々のトラ
ンジスタについて適用可能であり、その例を以下に示す
。
端子素子であるとして説明したが、本発明は種々のトラ
ンジスタについて適用可能であり、その例を以下に示す
。
・Ｎチャネル形ＭＯＳ［−ランジスタ（第４図参照）動
作（ゲート−“１”でトランジスタはＯＮ、ゲート麿″
０″でトランジスタはＯＦＦである。） ・Ｐチャネル形ＭＯ５）ランジスタ（第５図参照）動作
（ゲート−“０″″でトランジスタはＯＮ、ゲート−１
１でトランジスタはＯＦＦである。） ・Ｃ−ＭＯＳ）ランジスタ（第６図参照）動作（ゲート
１は“１°、ゲート２−“０″でトランジスタはＯＮＮ
ゲート−“０ｍ１ゲート２−“１”でトランジスタは０
ＦＦ）・その他、Ｃ−ＭＯＳトランジスタのバリエーシ
ョンとして第７図（ａ）〜（ｄ）に示すトランジスタ 具体例 次に発明に係る実施例を具体的に説明する。
作（ゲート−“１”でトランジスタはＯＮ、ゲート麿″
０″でトランジスタはＯＦＦである。） ・Ｐチャネル形ＭＯ５）ランジスタ（第５図参照）動作
（ゲート−“０″″でトランジスタはＯＮ、ゲート−１
１でトランジスタはＯＦＦである。） ・Ｃ−ＭＯＳ）ランジスタ（第６図参照）動作（ゲート
１は“１°、ゲート２−“０″でトランジスタはＯＮＮ
ゲート−“０ｍ１ゲート２−“１”でトランジスタは０
ＦＦ）・その他、Ｃ−ＭＯＳトランジスタのバリエーシ
ョンとして第７図（ａ）〜（ｄ）に示すトランジスタ 具体例 次に発明に係る実施例を具体的に説明する。
第８図にその具体例を示す。この第８図において、第１
３図（従来例）と重複する部分には同一の符号を付して
説明を省略する。
３図（従来例）と重複する部分には同一の符号を付して
説明を省略する。
第８図において第１３図と異なる部分は、主と１２で基
本回路素子出力信号決定制御部４０５であり、以Ｔ’、
４０５Ａとして説明する。その他には初期化起動制御部
１２が追加されている。
本回路素子出力信号決定制御部４０５であり、以Ｔ’、
４０５Ａとして説明する。その他には初期化起動制御部
１２が追加されている。
基本回路素子出力信号決定制御部４０５Ａは、論理回路
情報読出し制御部４０２からの論理回路情報ｆに含まれ
るシミュレーション対象となる回路素子の種別を判定す
る回路素子種別判定部１と、回路素子がトランジスタで
ある場合にそのトランジスタの信号値を論理回路情報読
出し制御部４０２から読み出すトランジスタ信号値読出
し部３および４と、読み出された信号値に基づいて出力
信号値を決定する出力信号値決定部１ｏおよび１１と、
論理回路情報読出【２制御部４〔］２からの論理回路情
報ｆに基づいてトランジスタの入力端のドツトの存在の
有無を検出するトランジスタ入力端ドツト検出部２と、
検出されたドツトの入力端の信号デイレ−値を読み出す
ドツト入力側デイレ−値読出部６と、ドラＩ・入力端に
複数の回路がある場合にそのうちのデイレ−最大値を検
出するデイレ−最大値検出部７とトランジスタの出力側
の信号のデイレ−暁を読み出すトランジスタ出力側デイ
レ−値読田部５と、デイレ−最大値検出部７からの入力
端デイレ−最大値（１）とトラ（１ｐ１ ンジスタ出力側デイレー値読出部５がらの出力側デイレ
−値（１）とを比較するデイレ−値化（１ｐ２ 較部８と、その比較結果を記憶する比較結果記憶部つと
、を備えて構成される。
情報読出し制御部４０２からの論理回路情報ｆに含まれ
るシミュレーション対象となる回路素子の種別を判定す
る回路素子種別判定部１と、回路素子がトランジスタで
ある場合にそのトランジスタの信号値を論理回路情報読
出し制御部４０２から読み出すトランジスタ信号値読出
し部３および４と、読み出された信号値に基づいて出力
信号値を決定する出力信号値決定部１ｏおよび１１と、
論理回路情報読出【２制御部４〔］２からの論理回路情
報ｆに基づいてトランジスタの入力端のドツトの存在の
有無を検出するトランジスタ入力端ドツト検出部２と、
検出されたドツトの入力端の信号デイレ−値を読み出す
ドツト入力側デイレ−値読出部６と、ドラＩ・入力端に
複数の回路がある場合にそのうちのデイレ−最大値を検
出するデイレ−最大値検出部７とトランジスタの出力側
の信号のデイレ−暁を読み出すトランジスタ出力側デイ
レ−値読田部５と、デイレ−最大値検出部７からの入力
端デイレ−最大値（１）とトラ（１ｐ１ ンジスタ出力側デイレー値読出部５がらの出力側デイレ
−値（１）とを比較するデイレ−値化（１ｐ２ 較部８と、その比較結果を記憶する比較結果記憶部つと
、を備えて構成される。
次に動作を説明する。
第９図に全体動作フローチャート、第１０図に前処理ブ
ローチヤード、第１１図、第１２図に出力（３号決定フ
ローチャートを示す。
ローチヤード、第１１図、第１２図に出力（３号決定フ
ローチャートを示す。
論理回路シミュレーシ（〉装置が起動されると、初期化
起動制御部１２により、シミュレーション時刻更新制御
部４０３、信号値設定制御部４０７、将来信号変化記憶
制御部４０６が初期化される（ステップＢ、Ａ、ｂ）。
起動制御部１２により、シミュレーション時刻更新制御
部４０３、信号値設定制御部４０７、将来信号変化記憶
制御部４０６が初期化される（ステップＢ、Ａ、ｂ）。
二のとき、回路素子がトランジスタである場合に、以下
に示す前処理を行う（ステップａ）。この前処理は一度
だけ行えばよいので初期化起動制御時に全トランジスタ
について完了させておくと処理効率がよい。但し、図示
し２ないが、シミュレーション実行中に回路素子種別が
トランジスタと判定されるたびにそのトランジスタにつ
いて行なってもよい。
に示す前処理を行う（ステップａ）。この前処理は一度
だけ行えばよいので初期化起動制御時に全トランジスタ
について完了させておくと処理効率がよい。但し、図示
し２ないが、シミュレーション実行中に回路素子種別が
トランジスタと判定されるたびにそのトランジスタにつ
いて行なってもよい。
前処理手順ａは次の通りである（第１０図参照）。
ステップａ。において、論理回路情報ｆを読み出し、（
ステップａ。）、回路素子がトランジスタか否か判断す
る（ステップａ １）。トランジスタでない場合は回路
素子を順次追って終了まで繰返す（ステップａ２）トラ
ンジスタの場合はトランジスタ入力側ドツト検出部２に
よりトランジスタの入力端子側の回路にドツトが存在す
るか否かを調べる（ステップａ、ａ４）、もしドツトが
なければ、ステップａ７にジャンプして前処理は終了す
る（ステップａ、ＮＯ）。もし、ドツトが存在する場合
はドツト入力側の全信号のデイレ−値をドツト入力側デ
イレ“−値読出部６により読み出す（ステップａ５）６
読み出した全デイレ−（直のうち最大値をデイレ−最大
値検出部７により検出してその値をトランジスタ入力側
回路のデイレ−値ｔ とし、−旦比較結果記憶部９に
記憶すｐｉ る（ステップａａ）。次に、トランジスタ出力側デイレ
−値読出部５によりトランジスタの出力側の回路の信号
デイレ−＠ｔ を読み出しくステｄ２ ツブａ ）、その値を確認する（ステップａＳ）。
ステップａ。）、回路素子がトランジスタか否か判断す
る（ステップａ １）。トランジスタでない場合は回路
素子を順次追って終了まで繰返す（ステップａ２）トラ
ンジスタの場合はトランジスタ入力側ドツト検出部２に
よりトランジスタの入力端子側の回路にドツトが存在す
るか否かを調べる（ステップａ、ａ４）、もしドツトが
なければ、ステップａ７にジャンプして前処理は終了す
る（ステップａ、ＮＯ）。もし、ドツトが存在する場合
はドツト入力側の全信号のデイレ−値をドツト入力側デ
イレ“−値読出部６により読み出す（ステップａ５）６
読み出した全デイレ−（直のうち最大値をデイレ−最大
値検出部７により検出してその値をトランジスタ入力側
回路のデイレ−値ｔ とし、−旦比較結果記憶部９に
記憶すｐｉ る（ステップａａ）。次に、トランジスタ出力側デイレ
−値読出部５によりトランジスタの出力側の回路の信号
デイレ−＠ｔ を読み出しくステｄ２ ツブａ ）、その値を確認する（ステップａＳ）。
次いで、求められた最大置換時間間ｔ と出力ｄｌ
側遅延時間ｔ との大小の比較を行う（ステラｄ２
−１ ）の結果、
ブａｇ）ｏその比較（ｔｐｄｌ ｐｄ２１
＞１ ｐｄｌ、 ［）ｄ２ ならばステップａ１ｏにてＦＬＡＧ−Ｏ“とじ、【
≦ ｔ ｐｄｌ ｐｄ２ ならば、ステップａｔｉに進んでＦＬＡＧ−”１”を立
゛Ｃる。この比較結果は」二足ＦＬＡＧの形で比較結果
記憶部９に記１０． ＋−でおく（ステップａ１□）以
」二のステップａ −ａ ｔ ２を全トランジスタに
ついて繰返し実行１７、トランジスタがなくなった時点
で前処理を終了する（ステップａ、ＹＥＳ。
＞１ ｐｄｌ、 ［）ｄ２ ならばステップａ１ｏにてＦＬＡＧ−Ｏ“とじ、【
≦ ｔ ｐｄｌ ｐｄ２ ならば、ステップａｔｉに進んでＦＬＡＧ−”１”を立
゛Ｃる。この比較結果は」二足ＦＬＡＧの形で比較結果
記憶部９に記１０． ＋−でおく（ステップａ１□）以
」二のステップａ −ａ ｔ ２を全トランジスタに
ついて繰返し実行１７、トランジスタがなくなった時点
で前処理を終了する（ステップａ、ＹＥＳ。
ＥＮＤ）。
１１１び、第９図を参照する。前処理ステ・ツブａを終
了【２、かつ、初期化（ステップＡ、Ｂ、ｂ）を終了す
ると、次に、入力信号ｉ＾報メモリ２００からん力信号
情報読出し制御部４０１により現時刻の人力１３号名、
信号値を読み出して信号値設定制御部４０７に出力する
。（ステップＤ）論理回路情報読出し＠胛部４０２は入
力信号名からその信号を使用している回路ごとに論理回
路情報ｆを読み出しくステップＣ）、基本回路素子出力
信号決定制御部４０５Ａに出力する。
了【２、かつ、初期化（ステップＡ、Ｂ、ｂ）を終了す
ると、次に、入力信号ｉ＾報メモリ２００からん力信号
情報読出し制御部４０１により現時刻の人力１３号名、
信号値を読み出して信号値設定制御部４０７に出力する
。（ステップＤ）論理回路情報読出し＠胛部４０２は入
力信号名からその信号を使用している回路ごとに論理回
路情報ｆを読み出しくステップＣ）、基本回路素子出力
信号決定制御部４０５Ａに出力する。
基本回路素子出力信号決定制御部４０５Ａでは入力信号
名に対応した論理回路情報ｆが人力されると、まず、回
路素子種別判定部１により回路素子がトランジスタかト
ランジスタ以外かを判別する。
名に対応した論理回路情報ｆが人力されると、まず、回
路素子種別判定部１により回路素子がトランジスタかト
ランジスタ以外かを判別する。
トランジスタ以外の場合の処理は従来と同様であるので
、該当する回路素子の人力となる信号値を読み出し、回
路素子の種別に応じて回路素子の出力信号値と、「回路
素子の出力信号デイレ−値’ ｐｄ２およびシミュレー
ション現在時刻」での将来変化時刻を決定する（第１６
図およびその説明参照）。
、該当する回路素子の人力となる信号値を読み出し、回
路素子の種別に応じて回路素子の出力信号値と、「回路
素子の出力信号デイレ−値’ ｐｄ２およびシミュレー
ション現在時刻」での将来変化時刻を決定する（第１６
図およびその説明参照）。
トランジスタの場合の処理は、すでに前処理ステップａ
により行なわれており、デイレ−１直１ ．１
により比較結果であるＦＬＡＧがｄ ｐ ｌ ｄ
ｐ ２ 比較結果記憶部９に格納されているので、このＦ １．
、 Ａ Ｇを用いてトランジスタの出力信号を決定する
。
により行なわれており、デイレ−１直１ ．１
により比較結果であるＦＬＡＧがｄ ｐ ｌ ｄ
ｐ ２ 比較結果記憶部９に格納されているので、このＦ １．
、 Ａ Ｇを用いてトランジスタの出力信号を決定する
。
第１１図および第１２図にステップｄの出力信号決定フ
ローを示す。第１１図はトランジスタがＯＮの場合、第
１２図はトランジスタがＯＦＦの場合のフローを示して
いる。
ローを示す。第１１図はトランジスタがＯＮの場合、第
１２図はトランジスタがＯＦＦの場合のフローを示して
いる。
まず、トランジスタ信号値続出【７部３．４＋、：ｉよ
りトランジスタの端子の信号値を読み出す（ステップｄ
１）。次いで出力信号値決定部１０．１１により、先に
「要約」において示し５た定義に従ってトランジスタの
出力信号を決定する。
りトランジスタの端子の信号値を読み出す（ステップｄ
１）。次いで出力信号値決定部１０．１１により、先に
「要約」において示し５た定義に従ってトランジスタの
出力信号を決定する。
すなわち、トランジスタがＯＮの場合（ステップｄ
、ＹＥＳ） 、入力信号と出力信号が共にハイ・インピ
ーダンス強度の信号値ならば（ステップｄ、ｄ８．ＹＥ
Ｓ）、ｔ 、ｔ の比７
ｐｄｌ ｐｄ２較結果ＦＬＡＧを用いて出力信号
を決める（ステップｄ ９）。例えば、ｔｐｄｌ
ｐｄ２〉ｔ ならば、 ＦＬＡＧ−０で入力信号が出力信号となり、出力信号は
変化する（ステップｄ、ｏ）。逆に、ｔｐｔｉｔ≦ｔｐ
ｄ□ならばＦＬＡＧ−１で出力信号は変化しない（ステ
ップｄ、１）。
、ＹＥＳ） 、入力信号と出力信号が共にハイ・インピ
ーダンス強度の信号値ならば（ステップｄ、ｄ８．ＹＥ
Ｓ）、ｔ 、ｔ の比７
ｐｄｌ ｐｄ２較結果ＦＬＡＧを用いて出力信号
を決める（ステップｄ ９）。例えば、ｔｐｄｌ
ｐｄ２〉ｔ ならば、 ＦＬＡＧ−０で入力信号が出力信号となり、出力信号は
変化する（ステップｄ、ｏ）。逆に、ｔｐｔｉｔ≦ｔｐ
ｄ□ならばＦＬＡＧ−１で出力信号は変化しない（ステ
ップｄ、１）。
入力信号と出力信号がハイ・インピーダンス強度でない
場合（ステップｄ 、Ｎ０ｊ） ｌ−ランデスタの
出力信号強度で１，１１約される入力信号の強度に対応
した信号値を出力信号とする（ステップｄｔａ〜ｄ１Ｂ
）・ 一方、トランジスタがＯＦＦの場合（ステップｄ６．Ｎ
Ｏ）、第１２図に示すように、トランジスタの出力信号
は、それまでの出力信号をハイ・インピーダンス強度に
し−Ｃ出力信号とする（ステップｄ、ＹＥＳ、 ステッ
プ’ｔｇ” ｉ９）。
場合（ステップｄ 、Ｎ０ｊ） ｌ−ランデスタの
出力信号強度で１，１１約される入力信号の強度に対応
した信号値を出力信号とする（ステップｄｔａ〜ｄ１Ｂ
）・ 一方、トランジスタがＯＦＦの場合（ステップｄ６．Ｎ
Ｏ）、第１２図に示すように、トランジスタの出力信号
は、それまでの出力信号をハイ・インピーダンス強度に
し−Ｃ出力信号とする（ステップｄ、ＹＥＳ、 ステッ
プ’ｔｇ” ｉ９）。
トランジスタが不定の場合、入力信号値と出力信号値と
を比較しくステップｄ２０”もし、等しいならば（ステ
ップｄ 、ＹＥＳ）、出力信号は変化しない（ステッ
プｄ２２）。しかし、もし、等しくなければ、トランジ
スタの出力信号強度で制約される入力信号の強度に対応
した不定値（ｘ、Ｅ、Ｒ、Ｒ、Ｚ 、Ｚ、）を出力値
ｘ Ｅ Ｘ Ｂ号とする（ス
テップｄ、ＮＯ，ステップｄ２３゜ｄ２４”２５”２６
” 次に、将来信号変化記憶制御部４０６は出力信号変化を
将来信号変化時刻、将来信号値および信号名とともに信
号変化検出部４０４に出力する（ステップＧ）。
を比較しくステップｄ２０”もし、等しいならば（ステ
ップｄ 、ＹＥＳ）、出力信号は変化しない（ステッ
プｄ２２）。しかし、もし、等しくなければ、トランジ
スタの出力信号強度で制約される入力信号の強度に対応
した不定値（ｘ、Ｅ、Ｒ、Ｒ、Ｚ 、Ｚ、）を出力値
ｘ Ｅ Ｘ Ｂ号とする（ス
テップｄ、ＮＯ，ステップｄ２３゜ｄ２４”２５”２６
” 次に、将来信号変化記憶制御部４０６は出力信号変化を
将来信号変化時刻、将来信号値および信号名とともに信
号変化検出部４０４に出力する（ステップＧ）。
論理回路情報読出し制御部４０２の信号名に対応する論
理回路情報ｆの読み出（、が終りに達すると（ステップ
Ｈ，り、シミュし・、−シタ２時刻更新制御部４０３に
より現在シミュレ−ション時刻を更新しくステップＪ）
信号変化検出部４０４に新時刻を出力する。
理回路情報ｆの読み出（、が終りに達すると（ステップ
Ｈ，り、シミュし・、−シタ２時刻更新制御部４０３に
より現在シミュレ−ション時刻を更新しくステップＪ）
信号変化検出部４０４に新時刻を出力する。
信号変化検出部４０４では、新時刻にて将来信号変化お
よび入力信号による信号変化があるか否かチエツクする
（ステップＫ）。もし、入力信号の変化があれば信号値
設定制御部４０７に対し新たな信号名、信号値を設定す
る（ステップＫ。
よび入力信号による信号変化があるか否かチエツクする
（ステップＫ）。もし、入力信号の変化があれば信号値
設定制御部４０７に対し新たな信号名、信号値を設定す
る（ステップＫ。
ＹＥＳ）。
出力信号書込み制御部４０８は、プログラムメモリ５０
０に記憶された信号名、出力信号の書込み周期などによ
りシミュレーション時刻、信号乙、信号値を出力信号情
報メモリ３００に記憶する。
０に記憶された信号名、出力信号の書込み周期などによ
りシミュレーション時刻、信号乙、信号値を出力信号情
報メモリ３００に記憶する。
以上のステップａ、ｂ、ｅ、ｄおよびＡ−にの処理を入
力信号が終了するまで繰返す（ステップＬ）。
力信号が終了するまで繰返す（ステップＬ）。
変形例
以上の実施例は、シミュレーションプログラムによりコ
１算機を使用して具現化した例であるが、同じ手法をフ
ァームウェアあるいはハードウェアによるシミュレーシ
ョンに応用してもよい。
１算機を使用して具現化した例であるが、同じ手法をフ
ァームウェアあるいはハードウェアによるシミュレーシ
ョンに応用してもよい。
また、実施例では、信号デイレ−値’ｐｄｌ’ｔｌ）ｄ
２をＩＴＪいて説明し７たが、基本的には容量値に置き
換えても同様である。シミュレーション用の論理データ
はシミュレーションの直前では、通常、容量値ではなく
デイ！ノー値となっている。
２をＩＴＪいて説明し７たが、基本的には容量値に置き
換えても同様である。シミュレーション用の論理データ
はシミュレーションの直前では、通常、容量値ではなく
デイ！ノー値となっている。
容量値の場合、上記ドツトの場合の総容量値（【 に
相当するもの）はトランジスタの前段ｄ１ の回路の出力側の容量と、入力端の容量と、これらを配
線する配線の全容量値の総和である。
相当するもの）はトランジスタの前段ｄ１ の回路の出力側の容量と、入力端の容量と、これらを配
線する配線の全容量値の総和である。
ｔＩ）ｄ２についても同様である。
以上述べたように、本発明によれば、ゲートレベルでト
ランジスタの動作を論理シミュレーションすることがで
きる。
ランジスタの動作を論理シミュレーションすることがで
きる。
このことは、小規模なパソコンや、ワークステーション
等の比較的小規模で汎用性のある安価な装置にてトラン
ジスタ動作の論理シミュレーションが可能となることを
意味する。
等の比較的小規模で汎用性のある安価な装置にてトラン
ジスタ動作の論理シミュレーションが可能となることを
意味する。
また、安価なので大量使用することにより論理設計の工
数短縮効果が大きく、小規模な論理回路にも適用可能で
ある。
数短縮効果が大きく、小規模な論理回路にも適用可能で
ある。
第１図は本発明の原理説明図、
第２図は論理シミュレーション対象トランジスタの説明
図、 第３図は欠４汝トランジスタの入力側の回路図、第４図
は対象トランジスタ（Ｎ−Ｍ２Ｓ ）の説明図、第５図
は対象トランジスタ（Ｐ−ＭＯＳ ）の説明図、第６図
は対中トランジスタ（Ｃ−ＭＯＳ ）の説明図、第７図
は対象トランジスタ（Ｃ−ＭＯＳ ）の他の例の説明図
、 第８図は本発明の実施例のブロック図、第９図は本実施
例の論理回路シミュレーション装置の全体動作フローチ
ャート、 第１０図は前処理のフローチャート、 第１１図は出力信号の決定（トランジスタＯＮの場合）
のフローチャート、 第１２図は出力信号の決定（トランジスタＯＦＦの場合
）のフローチャート、 第１３図は従来の論理回路シミュレーション装置のブロ
ック図、 第１４図は論理回路情報ｆの説明図、 第１５図は入力信号情報Ｘの説明図、 第１６図は従来の論理回路シミュレーション装置の動作
フローチャート、 第１７図（ａ）は論理回路例１の回路図、第１７図（ｂ
）、（Ｃ）はその動作タイムチャート、 第１８図（ａ）は論理回路ｌ！ｉｑ２の回路図、第１８
図（ｂ）はその動作タイムチャート、第１９図（ａ）は
論理回路例３０回路図、第１９図（ｂ）、（Ｃ）はその
動作タイムチャート、 第２０図（ａ）は論理回路例４の回路図、第２０図（ｂ
）、（ｃ）はその動作タイムチャートである。 ｆ・・・論理回路情報 Ｘ・・・不定値信号 ｙ・・出力信号情報 Ｐ ・・論理シミュレーションプログラムＩＭ １ （１０・・論理回路情報メモリ ２００・・・入力信号情報メモリ ′うＯＯ・・・出力信号情報メモリ ４００・・・シュミｌノージョン実行制御装置４０１・
・入力信号情報読出し制御部 ４０２・・・論理回路情報読出し制御部、４０３・・・
シミュレーション時刻更新制陣部・↓０４・・・信号変
化検出部 、４ （１５・・・基本回路ｉｇＴ−出力信号決定制御
部４０５Ａ・・・基本回路素子出力信号決定制御部１・
・・回路素子種別判定部 ２・・・トランジスタ入力端ドツト検出部３・・・トラ
ンジスタ信号値読出し部 ４・・・トランジスタ信号値読出し部 ５・・・トランジスタ出力側デイレ−値読出部６・・・
ドツト入力端デイレ−値読出部７・・・デイレ−最大値
検出部 ８・・・デイレ−値化軟部 ９・・・比較結果記憶部 １０・・・出力信号値決定部 １１・・・出力信号値決定部 １２・・・初期化起動制御部 ４０６・・・将来信号変化記憶制御部 ４０７・・・信号値設定制御部 ４０８・・・出力信号書込み制御部 ５００・・・プログラムメモリ ａ・・・ステップ ｄ・−・ステップ ｔｐｄｌ・・・最大遅延時間 ｐｄ２ ・・・出力側遅延時間 ゲート 論理７ミーレー／：ｉン対象トランジスタの説明図第２
図 対象トランジスタの入力側の回路図 第３図 本発明の原理説明図 第１図 ゲート 対象トランジスタ（Ｎ−ＭＯＳ）の説明図第４図 対象トランジスタ（Ｐ−ＭＯＳ ）の説明図筒 ５
図 対象トランジスタ（Ｃ−ＭＯＳ）の説明図第６図 対象トランジスタ（Ｃ−Ｎ１０Ｓ）の他の例の説明同第
７ 図 従来の論理回路／ミュレーン曹ン装置のブロック図第１
３図 （ａ） （ｂ） （Ｃ） 論理回路情＠ｆの説明図 第１４図 入力信号情報Ｘの説明図 第１５図 第 図 論理回路例２の説明図 第１８図
図、 第３図は欠４汝トランジスタの入力側の回路図、第４図
は対象トランジスタ（Ｎ−Ｍ２Ｓ ）の説明図、第５図
は対象トランジスタ（Ｐ−ＭＯＳ ）の説明図、第６図
は対中トランジスタ（Ｃ−ＭＯＳ ）の説明図、第７図
は対象トランジスタ（Ｃ−ＭＯＳ ）の他の例の説明図
、 第８図は本発明の実施例のブロック図、第９図は本実施
例の論理回路シミュレーション装置の全体動作フローチ
ャート、 第１０図は前処理のフローチャート、 第１１図は出力信号の決定（トランジスタＯＮの場合）
のフローチャート、 第１２図は出力信号の決定（トランジスタＯＦＦの場合
）のフローチャート、 第１３図は従来の論理回路シミュレーション装置のブロ
ック図、 第１４図は論理回路情報ｆの説明図、 第１５図は入力信号情報Ｘの説明図、 第１６図は従来の論理回路シミュレーション装置の動作
フローチャート、 第１７図（ａ）は論理回路例１の回路図、第１７図（ｂ
）、（Ｃ）はその動作タイムチャート、 第１８図（ａ）は論理回路ｌ！ｉｑ２の回路図、第１８
図（ｂ）はその動作タイムチャート、第１９図（ａ）は
論理回路例３０回路図、第１９図（ｂ）、（Ｃ）はその
動作タイムチャート、 第２０図（ａ）は論理回路例４の回路図、第２０図（ｂ
）、（ｃ）はその動作タイムチャートである。 ｆ・・・論理回路情報 Ｘ・・・不定値信号 ｙ・・出力信号情報 Ｐ ・・論理シミュレーションプログラムＩＭ １ （１０・・論理回路情報メモリ ２００・・・入力信号情報メモリ ′うＯＯ・・・出力信号情報メモリ ４００・・・シュミｌノージョン実行制御装置４０１・
・入力信号情報読出し制御部 ４０２・・・論理回路情報読出し制御部、４０３・・・
シミュレーション時刻更新制陣部・↓０４・・・信号変
化検出部 、４ （１５・・・基本回路ｉｇＴ−出力信号決定制御
部４０５Ａ・・・基本回路素子出力信号決定制御部１・
・・回路素子種別判定部 ２・・・トランジスタ入力端ドツト検出部３・・・トラ
ンジスタ信号値読出し部 ４・・・トランジスタ信号値読出し部 ５・・・トランジスタ出力側デイレ−値読出部６・・・
ドツト入力端デイレ−値読出部７・・・デイレ−最大値
検出部 ８・・・デイレ−値化軟部 ９・・・比較結果記憶部 １０・・・出力信号値決定部 １１・・・出力信号値決定部 １２・・・初期化起動制御部 ４０６・・・将来信号変化記憶制御部 ４０７・・・信号値設定制御部 ４０８・・・出力信号書込み制御部 ５００・・・プログラムメモリ ａ・・・ステップ ｄ・−・ステップ ｔｐｄｌ・・・最大遅延時間 ｐｄ２ ・・・出力側遅延時間 ゲート 論理７ミーレー／：ｉン対象トランジスタの説明図第２
図 対象トランジスタの入力側の回路図 第３図 本発明の原理説明図 第１図 ゲート 対象トランジスタ（Ｎ−ＭＯＳ）の説明図第４図 対象トランジスタ（Ｐ−ＭＯＳ ）の説明図筒 ５
図 対象トランジスタ（Ｃ−ＭＯＳ）の説明図第６図 対象トランジスタ（Ｃ−Ｎ１０Ｓ）の他の例の説明同第
７ 図 従来の論理回路／ミュレーン曹ン装置のブロック図第１
３図 （ａ） （ｂ） （Ｃ） 論理回路情＠ｆの説明図 第１４図 入力信号情報Ｘの説明図 第１５図 第 図 論理回路例２の説明図 第１８図
Claims (1)
- 【特許請求の範囲】 １、シミュレーションの対象となる論理回路に関する情
報（ｆ）、前記論理回路の各回路素子ごとの入力信号の
情報（ｘ）、シミュレーション制御情報（Ｐ＿Ｓ＿Ｉ＿
Ｍ）、および出力信号情報（ｙ）に基づいて前記論理回
路の論理シミュレーションを実行する論理シミュレーシ
ョン装置において、シミュレーションの対象回路素子が
第１の回路素子か否かを判別する回路素子種別判定手段
（６００）と、 前記シミュレーション対象回路素子が第１の回路素子で
ある場合に当該第１回路素子の入力側に第２の回路素子
が存在するか否かを判別する回路構成判定手段（６０１
）と、 前記第１回路素子の入力側に第２回路素子が存在する場
合に当該第２回路素子の入力側に存在する回路の最大入
力側遅延時間（ｔ＿ｐ＿ｄ＿１）を読出す第１の遅延時
間読出し手段（６０２）、 前記第１回路素子の出力側の回路の出力側遅延時間（ｔ
＿ｐ＿ｄ＿２）を読み出す第２の遅延時間読出し手段（
６０３）、 前記最大入力側遅延時間（ｔ＿ｐ＿ｄ＿２）と出力側遅
延時間（ｔ＿ｐ＿ｄ＿２）とを比較する遅延時間比較手
段（６０４）と、 前記遅延時間比較手段（６０４）の比較結果情報により
信号方向を求めると共に、あらかじめ定義された決定基
準により前記シミュレーション対象回路素子の出力信号
の論理値を決定する出力信号論理決定手段（６０５）と
、 を備えたことを特徴とする論理回路シミュレーション装
置。 ２、シミュレーション対象となる論理回路に関する情報
（ｆ）、前記該論理回路の各回路素子ごとの入力信号の
情報（ｘ）、シミュレーション制御情報、および前記各
回路素子ごとの出力信号情報（ｘ）に基づいて論理回路
の論理シミュレーションを実行する論理シミュレーショ
ン装置において、 シミュレーション対象回路素子が第１の回路素子か否か
を判別する回路素子種別判定手段（６００）と、 前記シミュレーション対象回路素子が第１の回路素子で
ある場合に当該第１回路素子の入力側に第２回路素子が
存在するか否かを判別する回路構成判定手段（６０１）
と、 前記第１回路素子の入力側に第２回路素子が存在する場
合に当該第２回路素子の入力側に接続される全回路素子
の容量値とその接続配線容量値との総和を読み出す第１
の容量値読出し手段と（６０２）、 前記第１回路素子出力側に接続される回路素子の容量値
とその接続配線容量値との総和を読み出す第２の容量値
読出し手段と（６０３）、 前記入力側容量値の総和と出力側容量値との総和とを比
較する容量値比較手段（６０４）と、前記容量値比較手
段（６０４）の比較結果情報により信号方向を求めると
共に、あらかじめ定義された決定基準により前記シミュ
レーション対象回路素子の出力信号の論理を決定する出
力信号論理決定手段（６０５）と、 を備えたことを特徴とする論理回路シミュレーション装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298915A JPH02144674A (ja) | 1988-11-25 | 1988-11-25 | 論理回路シミュレーション装置 |
| US07/441,944 US5051911A (en) | 1988-11-25 | 1989-11-27 | Apparatus for effecting simulation of a logic circuit and method for producing a semiconductor device using the simulation approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298915A JPH02144674A (ja) | 1988-11-25 | 1988-11-25 | 論理回路シミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144674A true JPH02144674A (ja) | 1990-06-04 |
Family
ID=17865822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298915A Pending JPH02144674A (ja) | 1988-11-25 | 1988-11-25 | 論理回路シミュレーション装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5051911A (ja) |
| JP (1) | JPH02144674A (ja) |
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| US9140247B2 (en) | 2009-08-21 | 2015-09-22 | Durr Systems Gmbh | Rotary piston pump for metering a coating agent |
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| US5051911A (en) | 1991-09-24 |
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