JPH0214485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0214485A JPH0214485A JP63165606A JP16560688A JPH0214485A JP H0214485 A JPH0214485 A JP H0214485A JP 63165606 A JP63165606 A JP 63165606A JP 16560688 A JP16560688 A JP 16560688A JP H0214485 A JPH0214485 A JP H0214485A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタチック・コラ
ムモードを備えた半導体メモリを提案するものである。
ムモードを備えた半導体メモリを提案するものである。
近年、半４体メモリは多様化が進んでおり、ＸＩ。
Ｘ４．ページモード、ニブルモード、スタチック・コラ
ムモード等種々の品種が発表されている。しかし乍ら、
種々の品種についてチップ開発をするとその開発費が嵩
む上に生産量の調整が行い難く、そのため一つのチップ
で全ての品種に対応できる様にしており、またアルミニ
ウム又はポンディングのマスタースライスで各品種に作
り分ける方法を採用している。
ムモード等種々の品種が発表されている。しかし乍ら、
種々の品種についてチップ開発をするとその開発費が嵩
む上に生産量の調整が行い難く、そのため一つのチップ
で全ての品種に対応できる様にしており、またアルミニ
ウム又はポンディングのマスタースライスで各品種に作
り分ける方法を採用している。
第３図は例えば特公昭６１−２９０６９号公報に示され
たニブルモードを実現するための構成図である。
たニブルモードを実現するための構成図である。
入力データバスＤＩＮがドレインと接続されているスイ
ッチングトランジスタ９ａのソースは入力バッファ３ａ
の入力端子３ａ、と接続されており、そのゲートはスイ
ッチングトランジスタ６ａ、 ７ａ、 １０ａの夫々の
ゲート及びデコーダ１ａの選択信号Ｘを出力する選択信
号出力端子１ａ、２と接続されている。反転入力データ
バス■「がドレインと接続されているスイッチングトラ
ンジスタ１０ａのソースは入力バッファ３ａの入力端子
３ａｚ と接続されている。入出力データバスＤＢ、及
び反転入出力データバス面。
ッチングトランジスタ９ａのソースは入力バッファ３ａ
の入力端子３ａ、と接続されており、そのゲートはスイ
ッチングトランジスタ６ａ、 ７ａ、 １０ａの夫々の
ゲート及びデコーダ１ａの選択信号Ｘを出力する選択信
号出力端子１ａ、２と接続されている。反転入力データ
バス■「がドレインと接続されているスイッチングトラ
ンジスタ１０ａのソースは入力バッファ３ａの入力端子
３ａｚ と接続されている。入出力データバスＤＢ、及
び反転入出力データバス面。
は夫々人力バッファ３ａの出力端子３ａ１１及び３ａ＋
ｚと、また出力センス増幅器２ａの入力端子２ａ＋ 、
２ａｚと接続されている。そして出力センス増幅器２
ａの出力端子２ａｌｌ＋ ２ａｌ□は前記スイッチング
トランジスタ６ａ、７ａのドレインと接続されている。
ｚと、また出力センス増幅器２ａの入力端子２ａ＋ 、
２ａｚと接続されている。そして出力センス増幅器２
ａの出力端子２ａｌｌ＋ ２ａｌ□は前記スイッチング
トランジスタ６ａ、７ａのドレインと接続されている。
またデコーダ１ａの駆動信号入力端子１ａ＋にはデコー
ダ駆動信号φ、。、が、アドレス信号入力端子１”ｚ
＋１ａ３にはアドレス信号罷、肩が夫々与えられており
、これらにより単位回路１０を構成しており、またこの
単位回路１０と同様構成の３ビット分の単位回路１１゜
１２、１３を夫々設けている。そして各単位回路１０．
１１゜１２、１３におけるデコーダ１ａの選択指令信号
出力端子１ａｌｌを夫々相隣のデコーダ１ａの選択指令
信号入力端子１ａ４と接続している。また単位回路１１
，１２゜１３における各デコーダ１ａのアドレス信号入
力端子ｌａｇｌａ３には、アドレス信号Ａｏ、 ＡＩ、
Ａ（１，ＡＩ、ＡＯ＋八。
ダ駆動信号φ、。、が、アドレス信号入力端子１”ｚ
＋１ａ３にはアドレス信号罷、肩が夫々与えられており
、これらにより単位回路１０を構成しており、またこの
単位回路１０と同様構成の３ビット分の単位回路１１゜
１２、１３を夫々設けている。そして各単位回路１０．
１１゜１２、１３におけるデコーダ１ａの選択指令信号
出力端子１ａｌｌを夫々相隣のデコーダ１ａの選択指令
信号入力端子１ａ４と接続している。また単位回路１１
，１２゜１３における各デコーダ１ａのアドレス信号入
力端子ｌａｇｌａ３には、アドレス信号Ａｏ、 ＡＩ、
Ａ（１，ＡＩ、ＡＯ＋八。
が夫々与えられる。また各単位回路１０，１１．１２．
１３におけるスイッチングトランジスタ６ａ、？ａのソ
ースはともに出力ラッチ回路８の入力端子８ａ ＋ ＋
８ａ Ｚと夫々接続されている。更に各単位回路１１
．１２．１３の入力バッファ３ａの出力端子３ａ１１及
び出力センス増幅器２ａの入力端子２ａ１には、入出力
信号データバスＤＢＩ、ＤＢｚ、ＤＢｉを、出力端子３
ａ、２及び入力端子２８２には反転入出力データバスｔ
ｉ、、ｉｎ、、ｎ、を夫々接続している。
１３におけるスイッチングトランジスタ６ａ、？ａのソ
ースはともに出力ラッチ回路８の入力端子８ａ ＋ ＋
８ａ Ｚと夫々接続されている。更に各単位回路１１
．１２．１３の入力バッファ３ａの出力端子３ａ１１及
び出力センス増幅器２ａの入力端子２ａ１には、入出力
信号データバスＤＢＩ、ＤＢｚ、ＤＢｉを、出力端子３
ａ、２及び入力端子２８２には反転入出力データバスｔ
ｉ、、ｉｎ、、ｎ、を夫々接続している。
次にこの半導体記憶装置の動作を第２図及び第３図によ
り説明する。第４図は第３図に示す半導体記憶装置の動
作のタイミングチャートである。
り説明する。第４図は第３図に示す半導体記憶装置の動
作のタイミングチャートである。
先ずデータ読出しの場合、アドレス信号Ａ、、 Ａ。
以外のアドレス信号で選択された４つの引き続いたメモ
リ番地からのデータが入出力データバスＤＢｏ。
リ番地からのデータが入出力データバスＤＢｏ。
ＤＢ＋、ＤＢｚ、ＤＢ３及び反転入出力データバスｆ１
．．ｆ）”ｆｉ、。
．．ｆ）”ｆｉ、。
ｔｎ、、ｎ、を通して単位回路１０，１１．１２．１３
における出力センス増幅器２ａに夫々ラッチされる。
における出力センス増幅器２ａに夫々ラッチされる。
アドレス信号Ａ、、 Ａ、とデコーダ駆動信号φ２゜。
とによりデコーダ１ａのいずれかが作動状態になると、
そのデコーダ１ａが選択信号を出力し、出力センス増幅
器２ａと出力ランチ回路８の入力端子８ａ＋＋８ａｚと
の間に介装しているスイッチングトランジスタ６ａ、７
ａがオンし、出力ラッチ回路８にデータがラッチされる
。そして図示していない出力バッファドライブ信号ＯＤ
Ｓによってデータが外部へ出力される。
そのデコーダ１ａが選択信号を出力し、出力センス増幅
器２ａと出力ランチ回路８の入力端子８ａ＋＋８ａｚと
の間に介装しているスイッチングトランジスタ６ａ、７
ａがオンし、出力ラッチ回路８にデータがラッチされる
。そして図示していない出力バッファドライブ信号ＯＤ
Ｓによってデータが外部へ出力される。
第４図はニブルモードのときの各信号のタイミングチャ
ートを示している。デコーダ駆動信号φＰＯＦによって
、単位回路１０．１１．１２．１３におけるデコーダ１
ａが順次作動状態になり、単位回路１０，１１．１２．
１３におけるセンス増幅器２ａのデータＤｏ、ＤＩ、０
２．０３が順次出力される。
ートを示している。デコーダ駆動信号φＰＯＦによって
、単位回路１０．１１．１２．１３におけるデコーダ１
ａが順次作動状態になり、単位回路１０，１１．１２．
１３におけるセンス増幅器２ａのデータＤｏ、ＤＩ、０
２．０３が順次出力される。
次にデータ書込みの場合′、入力データバス旧Ｎに外部
からデータが入力される。アドレス信号へ〇とＡ、とに
よりデコーダから選択信号Ｘが出力されると、単位回路
１０，１１，１２．１３における入力バッファ３ａに対
応した入力バッファ３ａにデータが入力され、入出力デ
ータバスＤＢｏ、ＤＢ＋、ＤＢｚ、ＤＢ、及び反転入出
力データバス■。、ｎ、、ｔｒｎ、、ｔｉ”ｎ、を通っ
て、アドレス信号へ。＋ ＡＩ基以外アドレス信号で選
択されたメモリへ書込まれる。そしてニブルモードのと
きは、入力バッファ３ａ、３ｂ、３ｃ、３ｄが順次選択
されて書込みが行われる。
からデータが入力される。アドレス信号へ〇とＡ、とに
よりデコーダから選択信号Ｘが出力されると、単位回路
１０，１１，１２．１３における入力バッファ３ａに対
応した入力バッファ３ａにデータが入力され、入出力デ
ータバスＤＢｏ、ＤＢ＋、ＤＢｚ、ＤＢ、及び反転入出
力データバス■。、ｎ、、ｔｒｎ、、ｔｉ”ｎ、を通っ
て、アドレス信号へ。＋ ＡＩ基以外アドレス信号で選
択されたメモリへ書込まれる。そしてニブルモードのと
きは、入力バッファ３ａ、３ｂ、３ｃ、３ｄが順次選択
されて書込みが行われる。
前述した半導体記憶装置はニブルモード以外にスタチッ
ク・コラムモードも実現することができる。第５図はス
タチック・コラムモードのタイミングチャートである。
ク・コラムモードも実現することができる。第５図はス
タチック・コラムモードのタイミングチャートである。
第１番目のデータＤＴＩが出力された後は、出力バッフ
ァドライブ信号ＯＤＳは出力されたままになるので、出
力ラッチ回路８の出力端子８ｂ、。（第３図参照）は−
時的にもハイインピーダンスになることなく第２番目の
データＤＴ２が続いて出力される。したがって、アドレ
ス信号が入力されてデコーダが作動すると出力センス増
幅器２ａにラッチされているデータがそのまま出力され
る。しかるに、通常、アドレス信号Ａ、、Ａ、以外のア
ドレスで選択されたメモリから入出力データバスＤＢＯ
，ＤＢＩ、ＤＢ２．ＤＢ３ 、反転入出力データバス■
。、ｆ）ＴＳ Ｉ、 ｎ ｚ 、 ［Ｔ［ｌ ３を通っ
て出力センス増幅器２ａ内のラッチ部にデータがランチ
される時点は、アドレス信号ＡＯ＋＾１の入力によりデ
コーダ１ａが選択信号Ｘを出力する時点よりも遅い。そ
れ故、既に出力センス増幅器２ａにラッチされていた偽
データを一旦出力してから後に真のデータを出力すると
いうことが起こり得て、アクセス時間の無駄が生じる。
ァドライブ信号ＯＤＳは出力されたままになるので、出
力ラッチ回路８の出力端子８ｂ、。（第３図参照）は−
時的にもハイインピーダンスになることなく第２番目の
データＤＴ２が続いて出力される。したがって、アドレ
ス信号が入力されてデコーダが作動すると出力センス増
幅器２ａにラッチされているデータがそのまま出力され
る。しかるに、通常、アドレス信号Ａ、、Ａ、以外のア
ドレスで選択されたメモリから入出力データバスＤＢＯ
，ＤＢＩ、ＤＢ２．ＤＢ３ 、反転入出力データバス■
。、ｆ）ＴＳ Ｉ、 ｎ ｚ 、 ［Ｔ［ｌ ３を通っ
て出力センス増幅器２ａ内のラッチ部にデータがランチ
される時点は、アドレス信号ＡＯ＋＾１の入力によりデ
コーダ１ａが選択信号Ｘを出力する時点よりも遅い。そ
れ故、既に出力センス増幅器２ａにラッチされていた偽
データを一旦出力してから後に真のデータを出力すると
いうことが起こり得て、アクセス時間の無駄が生じる。
これを防止すべくアドレス信号入力に対して選択信号を
遅延させればよいが、データを書込むときに、選択信号
の出力が遅いと外部より与えるデータのホールド時間を
長くしなければならず、そうすると例えばメモリ等のス
ペックが満たされない虞れがあるという問題がある。な
お、第５図ニオケる「はローアドレスストローブ信号、
Ｃ８はチップセレクト信号、註はライトイネーブル信号
である。
遅延させればよいが、データを書込むときに、選択信号
の出力が遅いと外部より与えるデータのホールド時間を
長くしなければならず、そうすると例えばメモリ等のス
ペックが満たされない虞れがあるという問題がある。な
お、第５図ニオケる「はローアドレスストローブ信号、
Ｃ８はチップセレクト信号、註はライトイネーブル信号
である。
本発明は斯かる問題に鑑み、スタチック・コラムモード
でデータを読出す場合に偽データを出力することなく、
また書込む場合にデータのホールド時間を長くする必要
がない半導体記憶装置を提供することを目的とする。
でデータを読出す場合に偽データを出力することなく、
また書込む場合にデータのホールド時間を長くする必要
がない半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、複数の入力バッファ及
び出力センス増幅器を選択すべくデコーダが出力する選
択信号を、読出したデータを出力ラッチ回路に与えるス
イッチング手段に与えるまでの時間、又はデコーダにデ
コーダ駆動信号を与えるまでの時間を、データを読出す
場合に動作モードにより可変にする。
び出力センス増幅器を選択すべくデコーダが出力する選
択信号を、読出したデータを出力ラッチ回路に与えるス
イッチング手段に与えるまでの時間、又はデコーダにデ
コーダ駆動信号を与えるまでの時間を、データを読出す
場合に動作モードにより可変にする。
デコーダが出力する選択信号によりスイッチング手段が
動作して、複数の入力バッファ及び出力センス増幅器が
選択されてデータの書込み、読出しが行われる。データ
を読出す場合、動作モードにより選択信号をスイッチン
グ手段に与えるまでの時間又はデコーダにデコーダ駆動
信号を与えるまでの時間が変わる。
動作して、複数の入力バッファ及び出力センス増幅器が
選択されてデータの書込み、読出しが行われる。データ
を読出す場合、動作モードにより選択信号をスイッチン
グ手段に与えるまでの時間又はデコーダにデコーダ駆動
信号を与えるまでの時間が変わる。
これにより、データを読出すまでに出力センス増幅器か
らデータが出力されない。
らデータが出力されない。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係る半導体記憶装置の構成図である。
入力データバスＤＩＮがドレインと接続されているスイ
ッチングトランジスタ９ａのソースは入力バッファ３ａ
の入力端子３ａ＋ と接続されており、そのゲートはス
イッチングトランジスタ６ａ、７ａ、１０ａの夫々のゲ
ート及び遅延回路９Ｃを介してデコーダ１ａが選択信号
Ｘを出力するその選択信号出力端子１ａ＋□と接続され
ている。反転入力データバスＤＩＮがドレインと接続さ
れているスイッチングトランジスタ１０ａのソースは入
力バッファ３ａの入力端子３ａｚと接続されている。入
出力データパスＤＢＧ及び反転入出力データパス■。は
夫々入力バッファ３ａの出力端子３ａｌｌ及び３ａ＋□
と、また出力センス増幅器２ａの入力端子２ａ＋ ＋２
ａ２と接続されている。そして出力センス増幅器２ａの
出力端子２ａｚ＋ ２ａ＋ｚは、前記スイッチングトラ
ンジスタ６ａ、７ａのドレインと接続されている。また
デコーダ１ａの駆動信号入力端子１ａ＋にはデコーダ駆
動信号φ、。、が、アドレス信号入力端子１ａｗ 、
ｌａｉにはアドレス信号Ａｏ ＋ＡＩが夫々与えられて
おり、これらにより単位回路１０を構成しており、この
単位回路１０と同様構成の３ビット分の単位回路１１．
１２．１３を夫々設けている。
ッチングトランジスタ９ａのソースは入力バッファ３ａ
の入力端子３ａ＋ と接続されており、そのゲートはス
イッチングトランジスタ６ａ、７ａ、１０ａの夫々のゲ
ート及び遅延回路９Ｃを介してデコーダ１ａが選択信号
Ｘを出力するその選択信号出力端子１ａ＋□と接続され
ている。反転入力データバスＤＩＮがドレインと接続さ
れているスイッチングトランジスタ１０ａのソースは入
力バッファ３ａの入力端子３ａｚと接続されている。入
出力データパスＤＢＧ及び反転入出力データパス■。は
夫々入力バッファ３ａの出力端子３ａｌｌ及び３ａ＋□
と、また出力センス増幅器２ａの入力端子２ａ＋ ＋２
ａ２と接続されている。そして出力センス増幅器２ａの
出力端子２ａｚ＋ ２ａ＋ｚは、前記スイッチングトラ
ンジスタ６ａ、７ａのドレインと接続されている。また
デコーダ１ａの駆動信号入力端子１ａ＋にはデコーダ駆
動信号φ、。、が、アドレス信号入力端子１ａｗ 、
ｌａｉにはアドレス信号Ａｏ ＋ＡＩが夫々与えられて
おり、これらにより単位回路１０を構成しており、この
単位回路１０と同様構成の３ビット分の単位回路１１．
１２．１３を夫々設けている。
そして単位回路１０．１１，１２．１３におけるデコー
ダ１ａの選択指令信号出力端子１ａ、、を夫々相隣のデ
コーダ１ａの選択指令信号入力端子１ａａと接続してい
る。また単位回路１１，１２．１３におけるスイッチン
グトランジスタ６ａ、７ａのソースはともに出力ラッチ
回路８の入力端子８ａ＋＋８ａｔと夫々接続されている
。
ダ１ａの選択指令信号出力端子１ａ、、を夫々相隣のデ
コーダ１ａの選択指令信号入力端子１ａａと接続してい
る。また単位回路１１，１２．１３におけるスイッチン
グトランジスタ６ａ、７ａのソースはともに出力ラッチ
回路８の入力端子８ａ＋＋８ａｔと夫々接続されている
。
更に各単位回路ＩＬ １２．１３における入力バッファ
３ａの出力端子３ａｌｌ及び出力センス増幅器２ａの入
力端子２ａ＋には入出力信号データバスＤＢ１．ＤＢ２
．ＤＢ２を、出力端子３ａ、２及び入力端子２ａｚには
反転入出力信号データバスＤ Ｂ ＋ 、 １５１１
ｚ 、ｆｆＴ１３を夫々接続している。
３ａの出力端子３ａｌｌ及び出力センス増幅器２ａの入
力端子２ａ＋には入出力信号データバスＤＢ１．ＤＢ２
．ＤＢ２を、出力端子３ａ、２及び入力端子２ａｚには
反転入出力信号データバスＤ Ｂ ＋ 、 １５１１
ｚ 、ｆｆＴ１３を夫々接続している。
更にまた、単位回路１０．１１，１２．１３における前
記遅延回路９ｃにはスタチック・コラムモード検出信号
ＭＳＣ，出カバソファドライブ信号ＯＤＳ及びデコーダ
１ａの選択信号Ｘが与えられる。
記遅延回路９ｃにはスタチック・コラムモード検出信号
ＭＳＣ，出カバソファドライブ信号ＯＤＳ及びデコーダ
１ａの選択信号Ｘが与えられる。
第２図は遅延回路９Ｃのブロック図である。スタチック
・コラムモード検出信号ＭＳＣ及び出カバソファドライ
ブ信号ＯＤＳが夫々与えられる２人力ＮＡＮＤ回路１０
の反転出力は、２人力ＮＯＲ回路の反転−個入力端子に
与えられており、その反転他側入力端子にはデコーダ１
ａの選択信号Ｘが与えられる。ＮＯＲ回路１１の出力は
遅延回路部１２に与えられており、その出力をインバー
タ１４に与えている。インバータ１４の反転出力はＮＡ
ＮＤ回路１３の反転−個入力端子に与えられ、その反転
他側入力端子には選択信号Ｘが与えられる。ＮＡＮＤ回
路１３の出力はインバータ１５に与えられ、インバータ
１５はスイッチングトランジスタ６ａ、７ａのゲートに
与える選択信号Ｘを出力するようになっている。
・コラムモード検出信号ＭＳＣ及び出カバソファドライ
ブ信号ＯＤＳが夫々与えられる２人力ＮＡＮＤ回路１０
の反転出力は、２人力ＮＯＲ回路の反転−個入力端子に
与えられており、その反転他側入力端子にはデコーダ１
ａの選択信号Ｘが与えられる。ＮＯＲ回路１１の出力は
遅延回路部１２に与えられており、その出力をインバー
タ１４に与えている。インバータ１４の反転出力はＮＡ
ＮＤ回路１３の反転−個入力端子に与えられ、その反転
他側入力端子には選択信号Ｘが与えられる。ＮＡＮＤ回
路１３の出力はインバータ１５に与えられ、インバータ
１５はスイッチングトランジスタ６ａ、７ａのゲートに
与える選択信号Ｘを出力するようになっている。
なお、スタチック・コラムモード検出信号ＭＳＣはスタ
チック・コラムモードの場合に「１」となり、出カバソ
ファドライブ信号ＯＤＳが「１」の場合に出力ラッチ回
路８からデータが出力される。
チック・コラムモードの場合に「１」となり、出カバソ
ファドライブ信号ＯＤＳが「１」の場合に出力ラッチ回
路８からデータが出力される。
次にこのように構成した半導体記憶装置の動作を第１図
及び第２図により説明する。
及び第２図により説明する。
ニブルモードであって、データの読出しをする場合、ア
ドレス信号ＡＯ、Ａｔ以外のアドレス信号で選択された
４つの引き続いたメモリ番地からのデータが、入出力デ
ータバスＤＢＯ，ＤＢＩ、ＤＢｇ、ＤＢ３及び反転入出
力データパス面。、ＤＢ、、ｔＰ、、ｆ）Ｔｓ、を通し
てセンス増幅器２ａ、 ２ｂ、 ２ｃ、 ２ｄに夫々ラ
ッチされる。
ドレス信号ＡＯ、Ａｔ以外のアドレス信号で選択された
４つの引き続いたメモリ番地からのデータが、入出力デ
ータバスＤＢＯ，ＤＢＩ、ＤＢｇ、ＤＢ３及び反転入出
力データパス面。、ＤＢ、、ｔＰ、、ｆ）Ｔｓ、を通し
てセンス増幅器２ａ、 ２ｂ、 ２ｃ、 ２ｄに夫々ラ
ッチされる。
アドレス信号Ａｏ ＋ＡＩとデコーダ駆動信号φ、。、
とにより単位回路１０，１１，１２．１３におけるデコ
ーダ１ａのいずれかが作動状態になると、そのデコーダ
が選択信号Ｘを出力し、遅延回路９ｃに与える。この場
合、スタチック・コラムモード検出信号ＭＳＣは「０」
であるから、ＮＡＮＤ回路１３の出力はそれに与えられ
た選択信号Ｘに依存し、遅延せずにインバータ１５を通
り、遅延回路９ｃが出力する選択信号Ｘとしてスイッチ
ングトランジスタ６ａ、７ａに与えられて、それらがオ
ンし、出力ラッチ回路８にデータがラッチされる。
とにより単位回路１０，１１，１２．１３におけるデコ
ーダ１ａのいずれかが作動状態になると、そのデコーダ
が選択信号Ｘを出力し、遅延回路９ｃに与える。この場
合、スタチック・コラムモード検出信号ＭＳＣは「０」
であるから、ＮＡＮＤ回路１３の出力はそれに与えられ
た選択信号Ｘに依存し、遅延せずにインバータ１５を通
り、遅延回路９ｃが出力する選択信号Ｘとしてスイッチ
ングトランジスタ６ａ、７ａに与えられて、それらがオ
ンし、出力ラッチ回路８にデータがラッチされる。
そして出カバソファドライブ信号ＯＤＳが出力ラッチ回
路８に与えられるとラッチしていたデータを出力する。
路８に与えられるとラッチしていたデータを出力する。
またデータ書込みの場合は、入力データバスＤＩＮに外
部からデータが入力されると、アドレス信号へ〇とＡ１
とによりデコーダ１ａから選択信号Ｘが出力される。こ
の場合もデータ読出しの場合と同様にして選択信号Ｘが
遅延せず遅延回路９ｃからスイッチングトランジスタ９
ａ、１０ａに与えられて、それらがオンし、単位回路１
０．１１，１２．１３における入力バッファ３ａのうち
、それに対応した入力バッファ３ａにデータが入力され
、入出力データバスＤＢｏ、ＤＢ＋。
部からデータが入力されると、アドレス信号へ〇とＡ１
とによりデコーダ１ａから選択信号Ｘが出力される。こ
の場合もデータ読出しの場合と同様にして選択信号Ｘが
遅延せず遅延回路９ｃからスイッチングトランジスタ９
ａ、１０ａに与えられて、それらがオンし、単位回路１
０．１１，１２．１３における入力バッファ３ａのうち
、それに対応した入力バッファ３ａにデータが入力され
、入出力データバスＤＢｏ、ＤＢ＋。
ＤＢ２．ＤＢｉ及び反転入出力データパス面。、ＤＢ＋
、ＤＢｚ。
、ＤＢｚ。
Ｄｉ３３を通って、アドレス信号Ａｏ 、Ａｔ以外のア
ドレス信号で選択されたメモリへ書込まれる。
ドレス信号で選択されたメモリへ書込まれる。
さて、スタチック・コラムモードであって、データ読出
しの場合は、遅延回路９ｃに、スタチック・コラムモー
ド検出信号ＭＳＣ，出力バノファドライブ信号ＯＤＳ及
びデコーダ１ａからの選択信号Ｘが与えられる。それに
よりＮＡＮＤ回路１０の入力は「１」。
しの場合は、遅延回路９ｃに、スタチック・コラムモー
ド検出信号ＭＳＣ，出力バノファドライブ信号ＯＤＳ及
びデコーダ１ａからの選択信号Ｘが与えられる。それに
よりＮＡＮＤ回路１０の入力は「１」。
「１」となり、その出力は「０」となって、選択信号Ｘ
が与えられたＮＯＲ回路１１の出力が遅延回路部１２に
与えられて、所定時限遅延してインバータ１４に与えら
れる。それによりＮＡＮＤ回路１３には、遅延回路１２
で遅延した選択信号Ｘと、直接に与えられた選択信号Ｘ
とが与えられるので、遅延回路９ｃは遅延した選択信号
Ｘを出力することになり、それによってスイッチングト
ランジスタ６ａ、７ａがオンさせられる。このようなス
タチック・コラムモードでのデータ連続読出し時には、
出力センス増幅器２ａからのデータ出力が遅延して、出
力ラッチ回路８から偽データが出力されることがない。
が与えられたＮＯＲ回路１１の出力が遅延回路部１２に
与えられて、所定時限遅延してインバータ１４に与えら
れる。それによりＮＡＮＤ回路１３には、遅延回路１２
で遅延した選択信号Ｘと、直接に与えられた選択信号Ｘ
とが与えられるので、遅延回路９ｃは遅延した選択信号
Ｘを出力することになり、それによってスイッチングト
ランジスタ６ａ、７ａがオンさせられる。このようなス
タチック・コラムモードでのデータ連続読出し時には、
出力センス増幅器２ａからのデータ出力が遅延して、出
力ラッチ回路８から偽データが出力されることがない。
したがって、ニブルモード又はスタチック・コラムモー
ドのいずれにおいても同様にデータを読出し、書込みが
できる半導体記憶装置が得られることになる。
ドのいずれにおいても同様にデータを読出し、書込みが
できる半導体記憶装置が得られることになる。
なお、本実施例においてはデコーダからの選択信号を遅
延させたが、デコーダ駆動信号φｐｏＦをデータ読出し
時に遅延させてもよい。
延させたが、デコーダ駆動信号φｐｏＦをデータ読出し
時に遅延させてもよい。
また本実施例ではスイッチングトランジスタをＮチャネ
ルトランジスタとして説明したが、Ｐチャネルトランジ
スタを用いてもよい。その場合には選択信号Ｘをローア
クティブにするのは勿論である。
ルトランジスタとして説明したが、Ｐチャネルトランジ
スタを用いてもよい。その場合には選択信号Ｘをローア
クティブにするのは勿論である。
以上詳述したように、本発明の半導体記憶装置によれば
、スタチック・コラムモードでデータの読出しをする場
合には、デコーダが出力する選択信号又はデコーダ駆動
信号を遅延させるので、データの書込み時に入力するデ
ータのホールド時間を長くする必要がない。またデータ
読出し時に偽データを出力することもない。更にはメモ
リ等の仕様が満たされない虞れがない等の優れた効果を
奏する。
、スタチック・コラムモードでデータの読出しをする場
合には、デコーダが出力する選択信号又はデコーダ駆動
信号を遅延させるので、データの書込み時に入力するデ
ータのホールド時間を長くする必要がない。またデータ
読出し時に偽データを出力することもない。更にはメモ
リ等の仕様が満たされない虞れがない等の優れた効果を
奏する。
第１図は本発明に係る半導体記憶装置の構成図、第２図
はその遅延回路のブロック図、第３図は従来の半導体記
憶装置の構成図、第４図はニブルモードでのデータ読出
し時の信号のタイミングチャート、第５図はスタチック
・コラムモードでのデータ読出し時の信号のタイミング
チャートである。 １ａ・・・デコーダ ２ａ・・・出力センス増幅器３ａ
・・・入力バッファ ５ａ、 ７ａ、 ９ａ、 １０ａ
・・・スイッチングトランジスタ ８・・・出力ラッチ
回路 ９ｃ・・・遅延回路 １０・・・２人力ＮＡＮＤ
回路 １１・・・２人力ＮＯＲ回路１２・・・遅延回路
部 １３・・・ＮＡＮＤ回路 ＤＩＮ・・・入力データ
バス 旺「・・・反転入力データパスＤＢｏ、ＤＢ＋、
ＤＢｚ、ＤＩ３＋・・・入出力データパス■。、［ｌｉ
”［ｉ、、ｆ）１１１．、ＤＢ、・・・反転入出力デー
タパスなお、図中、同一符号は同一、又は相当部分を示
す。 代理人 大 岩 増 雄 データ出力 ＴＩ Ｔ２ Ｔ３ 図 手 続 補 正 書（自発） 昭和 ６〜１１月 日
はその遅延回路のブロック図、第３図は従来の半導体記
憶装置の構成図、第４図はニブルモードでのデータ読出
し時の信号のタイミングチャート、第５図はスタチック
・コラムモードでのデータ読出し時の信号のタイミング
チャートである。 １ａ・・・デコーダ ２ａ・・・出力センス増幅器３ａ
・・・入力バッファ ５ａ、 ７ａ、 ９ａ、 １０ａ
・・・スイッチングトランジスタ ８・・・出力ラッチ
回路 ９ｃ・・・遅延回路 １０・・・２人力ＮＡＮＤ
回路 １１・・・２人力ＮＯＲ回路１２・・・遅延回路
部 １３・・・ＮＡＮＤ回路 ＤＩＮ・・・入力データ
バス 旺「・・・反転入力データパスＤＢｏ、ＤＢ＋、
ＤＢｚ、ＤＩ３＋・・・入出力データパス■。、［ｌｉ
”［ｉ、、ｆ）１１１．、ＤＢ、・・・反転入出力デー
タパスなお、図中、同一符号は同一、又は相当部分を示
す。 代理人 大 岩 増 雄 データ出力 ＴＩ Ｔ２ Ｔ３ 図 手 続 補 正 書（自発） 昭和 ６〜１１月 日
Claims (1)
- 【特許請求の範囲】 １、書込むべきデータが入力される複数の入力バッファ
と、データを読出すための複数の出力センス増幅器と、
アドレス信号の一部が与えられて前記入力バッファ及び
出力センス増幅器を選択する選択信号を出力する複数の
デコーダと、読出したデータを出力ラッチ回路に与える
スイッチング手段とを備え、前記選択信号によりデータ
の書込み及び読出しをする半導体記憶装置において、 前記選択信号を前記スイッチング手段に与 えるまでの時間又は前記デコーダにデコーダ駆動信号を
与えるまでの時間を、データを読出す場合に動作モード
により可変にすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165606A JPH0214485A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165606A JPH0214485A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214485A true JPH0214485A (ja) | 1990-01-18 |
Family
ID=15815553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165606A Pending JPH0214485A (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5078314A (en) * | 1989-07-21 | 1992-01-07 | Kabushiki Kaisha Challenge Five | Two-way communication medium in the form of double post card or the like |
-
1988
- 1988-06-30 JP JP63165606A patent/JPH0214485A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5078314A (en) * | 1989-07-21 | 1992-01-07 | Kabushiki Kaisha Challenge Five | Two-way communication medium in the form of double post card or the like |
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