JPH09320261A - 半導体記憶装置および制御信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部クロック信号に同期して高速かつ低消費
電力で動作可能な半導体記憶装置を提供する。 【解決手段】 半導体記憶装置１０００におけるデータ
出力バッファは、メモリセルが読出されたデータを相補
な読出データバスＲＢＵＳ０，ＺＲＢＵＳ０により受取
る。データ出力が行なわれる外部クロック信号の立上が
りのエッジの前のタイミングである、外部クロック信号
ＣＬＫの立下がりのエッジに応じて発生される出力バッ
ファ活性化信号ＯＥＭに応じて、出力バッファ１６が活
性化される。予め活性化されている出力バッファ１６に
対して、相補な読出データバスにより伝達された信号自
身のタイミングに応じて、データ入出力端子ＤＱが駆動
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、低消費電力で高速に動作するダイナミッ
ク型半導体記憶装置に関する。より特定的には、複数の
データ入出力モードを切換えて動作することが可能で、
高速かつ低消費電流で動作する半導体記憶装置に関す
る。

【０００２】

【従来の技術】高速動作する半導体記憶装置の１つに、
たとえば、ＥＤＯ（拡張データ出力）モードまたはハイ
パーページモードと呼ばれる動作モードを備える半導体
装置がある。

【０００３】図２３は、このハイパーページモード動作
を示すタイミング図である。以下、このハイパーページ
モード動作について図２３を参照して説明する。

【０００４】図２３においては、出力イネーブル信号Ｚ
ＯＥがカセット状態の“Ｌ”レベルとされることで、デ
ータ読出動作が指定されている。

【０００５】このハイパーページモードにおいては、時
刻ｔ１および時刻ｔ２において、ロウアドレスストロー
ブ信号ＺＲＡＳおよびコラムアドレスストローブ信号Ｚ
ＣＡＳをそれぞれ“Ｌ”レベルとし、Ｘアドレス信号お
よびＹアドレス信号を取込み、４ビットのメモリセルを
同時に選択する。コラムアドレスストローブ信号ＺＣＡ
Ｓのトグルに従って、この同時に選択された４ビットの
メモリセルのデータが順次読出される。

【０００６】このハイパーページモードにおいては、コ
ラムアドレスストローブ信号ＺＣＡＳが“Ｈ”レベルの
非活性状態とされても、データ出力端子ＤＱはハイイン
ピーダンス状態とならず、そのサイクルで読出されたデ
ータが持続的に出力される。信号ＺＲＡＳおよびＺＣＡ
Ｓがともにハイレベルの非活性状態とされるときにデー
タ出力端子がハイインピーダンス状態とされる。

【０００７】なお、以上の説明で、信号名の先頭のＺ
は、その信号が“Ｌ”レベルで活性状態（ローアクティ
ブ）であることを示す。以下では、このローアクティブ
な信号であることを示すために、信号の頭文字としてＺ
を用いるか、信号名の先頭に／を付して表わすことにす
る。

【０００８】以上説明したハイパーページモードにおい
ては、サイクル時間ｔＰＣを短くしても、データが出力
されている有効時間を長くすることができるという利点
がある。したがって、このハイパーページモードでは、
サイクル時間ｔＰＣを短くした場合でも、データ読出を
正確に行なうことが可能で、より高速でデータを読出す
ことができる。

【０００９】このハイパーページモードに限らず、たと
えばいわゆるニブルモードと呼ばれるデータ読出モード
においても、列アドレスが時刻ｔ２において取込まれ、
コラムアクセス動作が行なわれた後、同一のＺＣＡＳの
サイクル中に対応するデータがデータ入出力端子ＤＱに
出力される点が特徴的である。以下では、このようなデ
ータ読出モードをモード１のデータ読出モードと総称す
ることにする。

【００１０】さらに、データ出力時のサイクル時間が短
縮された半導体記憶装置として、たとえばパイプライン
バーストモード（バーストＥＤＯモード）と呼ばれる動
作モードを備える半導体記憶装置が開発されている。

【００１１】図２４は、パイプラインバーストモードを
備える半導体記憶装置のデータ読出時の動作を示すタイ
ミングチャートである。以下、この図２４を参照して、
パイプラインバーストモードのデータ読出動作について
説明する。

【００１２】時刻ｔ１において、ロウアドレスストロー
ブ信号ＺＲＡＳをローレベルとして、Ｘアドレス信号Ｘ
１を取込み、次いで時刻ｔ２において、コラムアドレス
ストローブ信号ＺＣＡＳを“Ｌ”レベルとして、Ｙアド
レス信号Ｙ１を取込む。

【００１３】これにより、１つのデータ出力端子ＤＱあ
たり４ビットのメモリセルが選択される。

【００１４】次のＺＣＡＳサイクルから、すなわち時刻
ｔ３からコラムアドレスストローブ信号ＺＣＡＳを
“Ｌ”レベルとするごとに、４ビットのメモリセルデー
タの各ビットが順次出力される。

【００１５】すなわち、時刻ｔ３、ｔ４、ｔ５およびｔ
６のそれぞれにおいて、コラムアドレスストローブ信号
ＺＣＡＳを立下げることにより、データＤ１、Ｄ２、Ｄ
３およびＤ４がデータ出力端子ＤＱに出力される。

【００１６】このパイプラインバーストモードにおいて
は、時刻ｔ２に入力された列アドレスによって選択され
たメモリセルのデータは、次のＺＣＡＳサイクル、すな
わち時刻ｔ３にコラムアドレスストローブ信号ＺＣＡＳ
が“Ｌ”レベルとなるサイクルから出力されればよい。

【００１７】したがって、列アドレスが指定されてから
データが読出されるまでに要する時間ｔＡよりも、デー
タ読出時におけるサイクル時間ｔＰＣを短くすることが
できる。

【００１８】したがって、システムのクロック信号のサ
イクル期間でデータを出力することができ、高速でデー
タを読出すことができる。

【００１９】このパイプラインバーストモードにおいて
は、データが出力されている間に、別の列アドレスを入
力すれば、この列アドレスに従って４つのアドレスのメ
モリセルデータが選択される。したがって、同じ行アド
レスのメモリセルに対して、別の列アドレスを順次入力
することにより、データを連続して読出すことができ
る。

【００２０】つまり外部の処理装置であるＣＰＵ（中央
処理装置）に対し、高速で対応のデータを転送すること
ができる。このパイプラインバーストモードにおいて
も、データ出力端子ＤＱは、信号ＺＲＡＳおよびＺＣＡ
Ｓがともに“Ｈ”レベルとされるとデータ読出が完了
し、ハイインピーダンス状態とされる。

【００２１】以上説明したように、コラムアクセスの行
なわれたコラムアドレスストローブ信号のサイクルの、
次のサイクル以後で、データの読出が行なわれる読出モ
ードを、以下、モード２のデータ読出モードと総称する
ことにする。

【００２２】大容量ダイナミック型半導体記憶装置にお
いては、近年上述したモード１の読出モードおよびモー
ド２の読出モードを同一の半導体チップの動作モードを
切換えることで実現可能としているものがある。

【００２３】モード２の読出動作モードは、一般に、モ
ード１の読出動作モードよりも高速でデータを読出すこ
とが可能である。この場合、各動作モードに応じて、そ
れぞれに対応した動作制御が必要となる。以下では、そ
の場合に生ずる問題点について説明する。

【００２４】図２５は、従来の半導体記憶装置のデータ
読出部２０００の回路構成を示す概略ブロック図であ
る。

【００２５】メモリセルから読出されたデータは、ＩＯ
線対Ｉ／Ｏ，ＺＩ／Ｏにより伝達され、増幅器２００２
により増幅されてデータバスＲＢＵＳに出力される。

【００２６】データバスＲＢＵＳより伝達された読出デ
ータは、信号ＤＴが活性状態となるのに応じて、論理ゲ
ート２００４が導通状態になるのに伴い、ラッチ回路２
００６により保持される。ラッチ回路２００６に保持さ
れた読出データは、データ出力バッファ活性化信号ＯＥ
Ｍが活性状態となるのに応じて、ＮＡＮＤ回路２００８
および２０１０の出力レベルを駆動する。これに応じ
て、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されるＮチャネルＭＯＳトランジスタ２０１２および
２０１４が、それぞれ導通状態あるいは非導通状態とな
って、これらＮチャネルＭＯＳトランジスタ２０１２お
よび２０１４の接続点に接続するデータ出力端子ＤＱの
電位レベルが読出データに対応する電位レベルに駆動さ
れる。

【００２７】図２６は、図２５に示したデータ読出部２
０００の動作を説明するタイミングチャートである。

【００２８】時刻ｔ０におけるクロック信号ＣＬＫの立
上がりエッジでアクセスされたデータＤ０が、１クロッ
ク周期内において図２５中のリードデータバスＲＢＵＳ
まで読出される。

【００２９】次のクロック信号ＣＬＫの立上がりエッジ
である時刻ｔ１において、信号ＤＴが活性状態となり、
ＡＮＤゲート２００４が導通状態となって、リードデー
タバスＲＢＵＳに出力された読出データＤ０がラッチ回
路２００６に保持される。

【００３０】一方、出力バッファ活性化信号ＯＥＭは、
時刻ｔ１におけるクロック信号ＣＬＫの立上がりに応じ
て発生するので、図２６に示したように、時刻ｔ１から
所定の遅延時間Δｔ経過後に“Ｈ”レベルとなる。した
がって、出力バッファが活性化され、読出データＤ０が
出力端子ＤＱに出力されるタイミングに時間遅れが生じ
る。

【００３１】すなわち、外部クロック信号に同期して、
高速にデータ読出を行なう場合、内部クロック信号の周
期が十分短くなると、このデータ出力までの時間遅れΔ
ｔが無視できなくなる。このため、高速動作を保証する
ために、このような時間遅れの生じないデータ出力回路
が必要となる。

【００３２】さらに、前述のとおりモード１のデータ読
出モードとモード２のデータ読出モードを切換えて動作
する場合、その出力バッファの活性化のタイミングにつ
いて、以下のような問題が生じる。

【００３３】図２７は、従来の出力バッファ活性化信号
ＯＥＭを発生するＯＥＭ発生回路２１００の構成を示す
概略ブロック図である。

【００３４】ＯＥＭ発生回路２１００は、信号／ＣＡＳ
を受けて、そのトグル数をカウントして所定のカウント
数と一致した場合、信号ＣＮＴを活性状態とするカウン
タ２１１０と、アドレス信号を受けて、その変化を検出
し、アドレス遷移に応答して信号ＤＯＴを出力するタイ
ミング信号発生回路２１２０と、上記信号ＣＮＴおよび
信号ＤＯＴおよび信号／ＣＡＳ等を受けて、データ読出
モードのモードを指定する信号／ＢＵＲＳＴに応じて、
出力バッファ活性化信号ＯＥＭを発生するタイミングを
変化させる活性化信号発生回路２１４０とを含む。

【００３５】カウンタ２１１０は、信号／ＣＡＳを反転
回路２１１２で反転した後、縦列接続されたフリップフ
ロップ回路２１１４および２１１６により、そのトグル
数をカウントし、フリップフロップ回路２１１４の出力
のＱ０およびフリップフロップ回路２１１６の出力Ｑ１
に応じて、信号ＣＮＴを活性化する。

【００３６】タイミング信号発生回路２１２０は、アド
レス信号を受けるアドレスバッファ２１２２の出力を受
けて、その変化を検出するアドレス遷移検出回路２１２
４から出力するアドレス変化検出信号（ＡＴＤ信号）に
応じて、信号ＤＯＴの信号レベルを、セットあるいはリ
セットする。

【００３７】活性化信号発生回路２１４０は、信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥおよび／ＯＥ等を受けて、チッ
プがスタンバイ状態であって、アクセス動作が不活性で
ある場合は、その出力する信号ＯＥＭをリセット状態と
する。

【００３８】ここで、信号／ＲＡＳは、半導体記憶装置
の行系の回路の動作を活性化する信号であり、信号／Ｃ
ＡＳは、半導体記憶装置の列系の回路の動作を活性化す
る信号である。

【００３９】信号／ＷＥは、データ書込を指定するライ
トイネーブル信号であり、信号／ＯＥは、データ出力を
指定する出力イネーブル信号である。

【００４０】すなわち、出力制御リセット回路２１５２
は、アクセス動作が完了した時点で、リセット信号ＲＥ
ＳＥＴを活性状態とする。

【００４１】一方、反転回路２１４２は、信号／ＣＡＳ
を受けて、反転した信号を遅延回路２１４４に与える。
遅延回路２１４４は、信号／ＣＡＳの反転信号を所定時
間遅延した信号ＣＡＳＤを出力する。ＯＲ回路２１４６
は、データ読出モードを指定する信号／ＢＵＲＳＴと信
号ＣＮＴを受けて、その論理和を出力する。ＡＮＤ回路
２１４８は、信号ＣＡＳＤおよび信号ＤＯＴならびにＯ
Ｒ回路２１４６の出力を受けて、信号ＳＥＴを出力す
る。ＳＲフリップフロップ回路２１５０は、信号ＳＥＴ
によりその出力する出力バッファ活性化信号ＯＥＭの信
号レベルをセット状態とし、信号ＲＥＳＥＴに応じてそ
の信号レベルをリセット状態とする。

【００４２】図２８は、モード１の読出動作モードにお
けるＯＥＭ発生回路２１００の動作を説明するためのタ
イミングチャートである。

【００４３】以下では、モード１のデータ読出モードを
ノーマルモードと呼ぶことにする。図２７および図２８
を参照して、ノーマルモードでは、信号／ＢＵＲＳＴは
“Ｈ”レベルである。したがって、ＯＲ回路２１４６の
出力レベルは、信号ＣＮＴの値とかかわりなく常に
“Ｈ”レベルとなっている。

【００４４】したがって、ＡＮＤ回路２１４８に入力す
る信号ＤＯＴおよび信号ＣＡＳＤがともに“Ｈ”レベル
となることに応じて、信号ＳＥＴが活性状態となり、信
号ＯＥＭがセット状態“Ｈ”レベルとなることになる。

【００４５】時刻ｔ０の信号／ＣＡＳの立下がりエッジ
よりも、アドレスセットアップ時間ｔＡＳＣだけ前の時
刻において、コラムアドレスＹ０が取込まれる。アドレ
ス遷移検出回路２１２４により、このアドレス変化が検
知されて、ＡＴＤパルスが発生し、これに応じて、信号
ＤＯＴが活性状態と“Ｌ”レベルとなる。信号ＤＯＴ
と、信号／ＣＡＳの遅延信号である信号ＣＡＳＴのＡＮ
Ｄ出力（ＡＮＤ回路２１４８からの出力）により、フリ
ップフロップ回路２１５０の出力レベルがセットされ、
出力バッファ活性化信号ＯＥＭが“Ｈ”レベルとなる。

【００４６】ここで、コラムアドレスアクセス中に出力
バッファが誤って活性化されないように、信号／ＣＡＳ
を所定時間遅延した信号ＣＡＳＤで信号ＯＥＭの発生す
るタイミングを制御する必要がある。

【００４７】すなわち、たとえば、信号／ＣＡＳＤが、
図２８において点線で示したように、信号ＤＯＴ“Ｌ”
レベルとなる前に“Ｈ”レベルとなってしまうと、メモ
リセルへのアクセス中に、信号ＯＥＭが“Ｈ”レベルと
なってしまい、データ入出力端子ＤＱから誤ったデータ
が出力されてしまう。

【００４８】図２７に示したようなＯＥＭ発生回路２１
００で、モード２のデータ読出モードも制御した場合に
は、以下に述べるような問題が生じる。

【００４９】図２９は、ＯＥＭ発生回路により、モード
２のデータ読出モードにおいて、信号ＯＥＭが発生され
るタイミングを示すタイミングチャートである。

【００５０】モード２のデータ読出モードにおいては、
信号／ＢＵＲＳＴは、“Ｌ”レベルである。

【００５１】時刻ｔ０における信号／ＣＡＳの立下がり
から、１周期後にデータを出力するために、カウンタ回
路２１１０は、Ｄ型フリップフロップにより、２ビット
カウンタを構成し、時刻ｔ１において、信号ＣＮＴを
“Ｈ”レベルとする。

【００５２】このモードでは、列アドレスＹ０が取込ま
れた後２つ目の信号／ＣＡＳのトグルにおいて、データ
が出力されるので、信号ＯＥＭが“Ｈ”レベルになると
きに、別のコラムアドレスが取込まれることはない。し
たがって、信号ＯＥＭは、信号ＣＡＳＤおよび信号ＣＮ
Ｔが“Ｈ”レベルとなることにより“Ｈ”レベルにセッ
トされ、信号ＤＯＴの影響を受けることはない。しかし
ながら、信号ＣＡＳＤは、ノーマルモードにおいて、誤
動作が生じないように信号／ＣＡＳから遅延した信号で
あるために、信号ＯＥＭは、モード２のデータ読出モー
ドにおいても、信号／ＣＡＳが時刻ｔ２において、活性
状態“Ｌ”レベルとなった後、時間τｄ経過後に“Ｈ”
レベルとなる。

【００５３】つまり、信号／ＣＡＳの立下がりから、デ
ータが出力するまでにアクセス時間がτｄだけ遅くなっ
てしまうという問題がある。

【００５４】信号／ＣＡＳのトグル周期が短くなった場
合、すなわち外部クロック信号の周期が短くなった場合
においては、この時間遅れτｄは無視することができな
い。

【００５５】さらに図２７において示したように、モー
ド２のデータ読出モードにおいて、信号／ＣＡＳのトグ
ル数をカウントするカウンタにおける時間遅れも、外部
クロック信号の周期が短くなった場合には問題となる。

【００５６】図３０は、このようなカウンタ回路の要部
を示す回路図である。ここでは、一例として、信号／Ｃ
ＡＳのトグル数をカウントするために、Ｄ型フリップフ
ロップ回路２１１４および２１１６が縦列接続されてい
る。Ｄ型フリップフロップ回路２１１４は、信号／ＣＡ
Ｓを入力として受け、カウントビットＱ０を出力する。
Ｄ型フリップフロップ回路２１１６は、カウントビット
Ｑ０を受けて、カウントビットＱ１を出力する。

【００５７】図３１は、図３０に示したカウンタ回路の
動作を説明するためにタイミングチャートである。

【００５８】時刻ｔ１における信号／ＣＡＳの立上がり
のエッジに応答して、カウントビットＱ０が変化し、こ
のカウントビットＱ０の変化に応じて、カウントビット
Ｑ１が変化する。したがって、時刻ｔ１から遅延時間Δ
ｔだけ経過した後に、カウントビットＱ１が変化する。

【００５９】このような時間遅れΔｔは、外部クロック
信号ＣＬＫの周期が短くなり、コラムアドレスストロー
ブ信号／ＣＡＳのトグル周期が短くなった場合には、や
はり無視することができない。

【００６０】さらに、外部クロック信号ＣＬＫの周期が
短くなった場合、半導体記憶装置内で、さまざまな回路
動作を制御するために出力される制御パルスの発生回路
の出力波形も影響を受ける。

【００６１】図３２は、従来のパルス発生回路２２００
の構成を示す概略ブロック図である。

【００６２】入力信号ＩＮは、遅延回路２２２２によ
り、時間τ１だけ遅延した後、反転回路２２２４により
反転されて、ＮＡＮＤ回路２２２６の一方の入力ノード
に入力する。ＮＡＮＤ回路２２２６は、他方の入力ノー
ドに入力信号ＩＮを直接受け、出力パルス信号ＯＵＴを
出力する。

【００６３】図３３は、入力信号ＩＮのパルス長τ０
が、遅延回路２２２２の遅延時間τ１よりも大きい場合
の信号ＯＵＴの時間変化を示すタイミングチャートであ
る。

【００６４】信号ＩＮの立上がりのエッジに応じて、信
号ＯＵＴが“Ｌ”レベルに変化し、時間τ１だけ経過し
た後、信号ＯＵＴは“Ｈ”レベルに復帰する。すなわ
ち、パルス長τ１の制御信号パルスが出力されることに
なる。

【００６５】図３４は、入力信号ＩＮのパルス長τ０
が、遅延回路２２２２の遅延時間τ１よりも短い場合の
信号ＯＵＴの時間変化を示すタイミングチャートであ
る。

【００６６】この場合は、反転回路２２２４の出力レベ
ルが変化する前に、ＮＡＮＤ回路２２２２６の他方の入
力ノードの電位レベルが、直接入力信号ＩＮの変化によ
り変化してしまうため、出力される信号ＯＵＴのパルス
長も入力信号ＩＮのパルス長と同じ時間τ０となってし
まう。

【００６７】したがって、たとえば、この入力信号ＩＮ
として、クロック信号や、それに同期して発生されるコ
ラムアドレスストローブ信号／ＣＡＳを用いた場合は、
出力されるパルス信号のパルス長が外部クロック信号Ｃ
ＬＫの周期の減少とともに短くなってしまい、内部回路
の動作制御が十分に行なわれない場合が生じてしまう。

【００６８】

【発明が解決しようとする課題】本発明は以上のような
問題点を解決するためになされたものであって、その目
的は、半導体記憶装置が同期して動作するクロック信号
の周期が短くなった場合でもデータ出力までの遅延時間
の相対的増加を抑制することが可能な半導体記憶装置を
提供することである。

【００６９】この発明の他の目的は、動作モードを切換
えて動作させる場合でも、出力バッファを活性化するタ
イミングを最適に制御することが可能な半導体記憶装置
を提供することである。

【００７０】この発明のさらに他の目的は、外部クロッ
ク信号の周期が短くなった場合でも、それに同期して動
作するカウンタ回路の時間遅れを抑制し、高速動作が可
能な半導体記憶装置を提供することである。

【００７１】この発明のさらに他の目的は、外部クロッ
ク信号との周期が短くなった場合でも、内部回路の動作
を制御するパルス信号のパルス長を十分な値に維持する
ことが可能な半導体記憶装置を提供することである。

【００７２】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、外部クロック信号に同期して記憶データを
出力する半導体記憶装置であって、行列状に配置される
複数のメモリセルを有するメモリセルアレイと、外部ク
ロック信号に応じて変化するコラムアドレスストローブ
信号の第１の活性化時に活性化され、列アドレス信号に
従って、対応するメモリセル列を選択する列選択手段
と、対応するメモリセル列のメモリセルのデータを増幅
する相補型読出増幅手段と、相補型読出増幅手段の出力
を受ける互いに相補な第１および第２のデータバスと、
第１および第２のデータバスのいずれかの電位レベルの
変化に応じて、コラムアドレスストローブ信号の第２の
活性化に応じて対応するデータを出力する出力バッファ
と、コラムアドレスストローブ信号の第１の活性化後、
第２の活性化までの期間において、出力バッファを活性
化する制御手段とを備える。

【００７３】請求項２記載の半導体記憶装置は、外部ク
ロック信号に応じて変化するコラムアドレスストローブ
信号の活性化に応じて読出されたデータが、コラムアド
レスストローブ信号の活性化を含む第１の周期中に出力
される第１のモードと、読出されたデータが、第１の周
期後の第２の周期において出力される第２のモードとを
切換え可能な半導体記憶装置であって、行列状に配置さ
れる複数のメモリセルを有するメモリセルアレイと、コ
ラムアドレスストローブ信号の活性化時に活性化され、
列アドレス信号に従って、対応するメモリセル列を選択
する列選択手段と、対応するメモリセル列のメモリセル
のデータを増幅する読出増幅手段と、外部からの設定に
従って、第１および第２のモードを指定する動作モード
指定信号を出力するモード設定手段と、動作モード指定
信号に応じて、第１のモードの場合は、コラムアドレス
ストローブ信号の活性化から所定時間遅延後に出力バッ
ファ活性化信号を活性化し、第２のモードの場合は、コ
ラムアドレスストローブ信号の第２の周期の開始を検知
するのに応じて、出力バッファ活性化信号を活性化する
制御手段と、読出増幅手段の出力を受けて、出力バッフ
ァ活性化信号に応じて活性化され、対応するデータを出
力する出力バッファとを備える。

【００７４】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、制御手段は、
列アドレスの変化を検出して、アドレス変化検出信号を
出力するアドレス遷移検出手段と、コラムアドレススト
ローブ信号を受けて、動作モード指定信号に応じて、第
１のモードでは所定時間遅延した内部遅延信号を出力
し、第２のモードでは前記コラムアドレス信号をそのま
ま出力する可変遅延手段と、コラムアドレスストローブ
信号の周期を計数するカウント手段と、第１のモードで
は、アドレス変化検出信号の活性化および可変遅延手段
の出力の活性化に応じて、出力バッファ活性化信号を活
性化し、第２のモードではカウント手段の出力および可
変遅延手段の出力の活性化に応じて、出力バッファ活性
化信号を活性化する信号発生手段とを含む。

【００７５】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、制御手段は、
外部制御信号により書込動作が指定されている場合、第
１のモードのときはコラムアドレスストローブ信号の活
性化に応じて所定時間経過後にデータラッチ信号を活性
とし、第２のモードのときは、コラムアドレスストロー
ブ信号の活性化に応じてデータラッチ信号を活性とする
入力タイミング制御手段をさらに含み、外部からの書込
データを受ける入力バッファをさらに備え、入力バッフ
ァは、データラッチ信号に応じて書込データを保持し、
入力バッファの出力を受けて、制御手段に制御され、列
選択手段により選択されたメモリセル列の対応するメモ
リセルに前記書込データを与える書込手段をさらに備え
る。

【００７６】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成において、カウント手段
は、コラムアドレスストローブ信号を入力として受ける
縦続接続された複数のマスタスレーブ型フリップフロッ
プ回路を含み、マスタスレーブ型フリップフロップ回路
のうち、２段目以後のマスタスレーブ型フリップフロッ
プ回路は、前段のマスタ出力を受けて動作する。

【００７７】請求項６記載の半導体記憶装置は、コラム
アドレスストローブ信号を含む外部制御信号を受けて、
半導体記憶装置の読出動作および書込動作を制御する制
御手段と、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、コラムアドレスストローブ信号
の活性化時に活性化され、列アドレス信号に従って、対
応するメモリセル列を選択する列選択手段と、対応する
メモリセル列のメモリセルのデータを増幅する読出増幅
手段と、制御手段に制御され、読出増幅手段の出力を受
けて対応するデータを出力する出力バッファと、外部か
らの書込データを受けて、制御手段で制御され、列選択
手段により選択されたメモリセル列の対応するメモリセ
ルに書込データを与える書込手段とを備え、制御手段
は、出力バッファの活性期間中は、書込手段を不活性と
する。

【００７８】請求項７記載の半導体記憶装置は、外部ク
ロック信号に同期して動作する半導体記憶装置であっ
て、行列状に配置される複数のメモリセルを有するメモ
リセルアレイと、コラムアドレスストローブ信号の活性
化時に活性化され、列アドレス信号に従って対応するメ
モリセル列を選択する列選択手段と、コラムアドレスス
トローブ信号およびライトイネーブル信号を含む外部制
御信号に応じて、書込制御信号を出力する制御手段と、
外部からの書込データを受けて、書込制御信号に応じ
て、列選択手段により選択されたメモリセル列の対応す
るメモリセルに書込データを与える書込手段とを備え、
制御手段は、コラムアドレスストローブ信号およびライ
トイネーブル信号により書込動作が指示されたことに応
じて、書込指示信号を活性状態に保持するラッチ手段
と、書込指示信号の活性化に応じて、所定のパルス長の
書込制御信号を出力するパルス発生手段とを含み、ラッ
チ手段は、書込制御信号の活性化に応じてリセットされ
る。

【００７９】請求項８記載の半導体記憶装置は請求項６
または７記載の半導体記憶装置の構成に加えて、外部か
らの書込データを受けて保持する入力バッファと、入力
バッファからの書込データを書込手段に伝達する第１複
数個のデータバスとをさらに備え、入力バッファは、書
込データをそれぞれ受けて保持する前記第１複数個の第
１のデータラッチ手段と、第１のデータラッチ手段の出
力を第１複数個の入力ノードに受け、外部制御信号に応
じて対応する第１複数個の出力ノードとの接続を切換え
る切換手段と、第１複数個の出力ノードからのデータを
それぞれ受けて保持し、対応するデータバスに与える第
１複数個の第２のデータラッチ手段とを含み、切換手段
は、外部制御信号に応じて、入力ノードと対応する出力
ノードとをそれぞれ導通状態とする第１の状態と、入力
ノードのうちの所定の入力ノードと、選択された出力ノ
ードのいずれかとを導通状態とする第２の状態とを切換
える。

【００８０】請求項９記載の制御信号発生回路は、入力
パルス信号を受けて、第１の内部パルス信号を出力する
第１のパルス発生手段を備え、第１のパルス発生手段
は、入力パルス信号を受けて、遅延して出力する第１の
遅延手段と、第１の遅延手段の出力を受けて、遅延して
出力する第２の遅延手段と、第２の遅延手段の出力を反
転する第１の反転手段と、入力パルス信号および第１の
反転手段の出力の論理積を出力する第１の論理演算手段
とを含み、第１の遅延手段の出力を受けて、第２の内部
パルス信号を出力する第２のパルス発生手段をさらに備
え、第２のパルス発生手段は、第１の遅延手段の出力を
受けて、遅延して出力する第３の遅延手段と、第３の遅
延手段の出力を受けて、遅延して出力する第４の遅延手
段と、第４の遅延手段の出力を反転する第２の反転手段
と、第１の遅延手段の出力および第２の反転手段の出力
の論理積を出力する第２の論理演算手段とを含み、第１
の論理演算手段および第２の論理演算手段の出力の論理
和を制御信号として出力する第３の論理演算手段をさら
に備える。

【００８１】請求項１０記載の制御信号発生回路は、入
力パルス信号を受けて、内部パルス信号を出力するパル
ス発生手段を備え、パルス発生手段は、入力パルス信号
を受けて、遅延して出力する第１の遅延手段と、第１の
遅延手段の出力を反転する反転手段と、入力パルス信号
および反転手段の出力の論理積を出力する論理演算手段
とを含み、パルス発生手段の出力を受けて遅延して出力
する第２の遅延手段と、論理演算手段の出力に応じて、
出力する制御信号レベルがセットされ、第２の遅延手段
の出力に応じて、出力する制御信号レベルがリセットさ
れるフリップフロップ回路とを備える。

【００８２】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１のダイ
ナミック型半導体記憶装置１０００の構成を示す概略ブ
ロック図である。

【００８３】ダイナミック型半導体記憶装置１０００
は、外部制御信号入力端子（ノード）２ないし５を介し
て与えられる外部制御信号／ＷＥ、／ＯＥ、／ＲＡＳお
よび／ＣＡＳを受けて内部制御信号を発生する内部制御
回路２０と、各々メモリセルが行列状に配置されるメモ
リセルアレイブロックＭ♯０〜Ｍ♯３と、アドレス信号
入力端子（ノード）８を介して与えられる外部アドレス
信号Ａ０〜Ａｉを受け、内部制御回路２０の制御のもと
に内部行アドレス信号および内部列アドレス信号を発生
するアドレスバッファ９と、内部制御回路２０の制御の
もとに、モード２の読出動作モードにおいて、内部列ア
ドレス信号を発生するアドレスカウンタ１０と、アドレ
スバッファ９からの出力をもとに、アドレス信号の変化
を検出し、ＡＴＤ信号（アドレス変化検出信号）を発生
するＡＴＤ発生回路２１と、各メモリセルアレイブロッ
ク２０１に対応して設けられ、アドレスバッファ９から
与えられる内部行アドレス信号をデコードし、メモリセ
ルアレイ２０１の行（ワード線）を選択する行デコーダ
２０６とを含む。

【００８４】外部制御信号入力端子２に与えられる信号
／ＷＥは、データ書込を指定するライトイネーブル信号
である。外部制御信号入力端子３へ与えられる信号／Ｏ
Ｅは、データ出力を指定する出力イネーブル信号であ
る。外部制御信号入力端子４へ与えられる信号／ＲＡＳ
は、半導体記憶装置の内部動作を開始させ、かつ内部動
作の活性期間を決定するロウアドレスストローブ信号で
ある。この信号／ＲＡＳの活性化時、ロウデコーダ２０
６等のメモリセルアレイブロック２０１の行を選択する
動作に関連する回路が活性状態とされる。

【００８５】外部制御信号入力端子５へ与えられる信号
／ＣＡＳは、コラムアドレスストローブ信号であり、メ
モリセルアレイブロック２０１における列を選択する回
路を活性状態とする。

【００８６】半導体記憶装置１０００は、さらに、内部
制御回路２０の制御のもとに活性化され、アドレスバッ
ファ９からの内部列アドレス信号をデコードし、メモリ
セルアレイブロック２０１の列を選択する列選択信号を
発生する列デコーダ２０３と、メモリセルアレイブロッ
ク２０１の選択された行に接続するメモリセルのデータ
を検知し増幅するセンスアンプと、列デコーダ２０３か
らの列選択信号に応答してメモリセルアレイブロック２
０１の選択された列を内部データバスに接続する入出力
回路２０４と、内部制御回路２０の制御のもとに、デー
タ書込時データ入出力端子１７へ与えられた外部書込デ
ータＤＱ０〜ＤＱａから内部書込データを生成して内部
データバスへ伝達する入力バッファ１５と、内部制御回
路２０の制御のもとに、データ読出時この内部データバ
スに読出された内部読出データから、内部データ読出デ
ータＤＱ０〜ＤＱｊを生成してデータ入出力端子１７へ
出力する出力バッファ１６を含む。

【００８７】入力バッファ１５は、信号／ＷＥおよび／
ＣＡＳがともに活性状態の“Ｌ”レベルとなったときに
活性化されて内部書込データを生成する。出力バッファ
１６は、出力イネーブル信号／ＯＥの活性化に従って活
性状態とされる。

【００８８】ダイナミック型半導体記憶装置１０００
は、さらに、外部制御信号入力端子６を介して与えられ
る設定信号に基づいて、内部動作モードを指定する信号
／ＢＵＲＳＴを出力するモード設定回路２２０をさらに
含む。

【００８９】図２は、図１に示した１つのメモリセルア
レイブロックＭ♯０とそれに対応して配置されるアレイ
制御回路２０２の具体的構成を示す図である。

【００９０】図２において、メモリセルアレイブロック
２０１は、複数行および複数列に配設される複数のメモ
リセルＭＣを含む。図２においては、同時に選択状態と
される４ビットのメモリセルＭＣ４ｎ〜ＭＣ４ｎ＋３を
代表的に示す。

【００９１】メモリセルアレイブロック２０１は、さら
に、メモリセルの各列に対応して配置されるビット対Ｂ
ＬおよびＺＢＬならびにメモリセルの各行に対応して配
置される複数のワード線ＷＬを含む。

【００９２】図２においては、４対のビット線ＢＬ４
ｎ，ＺＢＬ４ｎ〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３と、１
本のワード線ＷＬｉを代表的に示す。

【００９３】ビット線対ＢＬ（ＢＬ４ｎ〜ＢＬ４ｎ＋
３）とビット線ＺＢＬ（ＺＢＬ４ｎ〜ＺＢＬ４ｎ＋３）
上には、互いに相補なデータ信号が伝達される。

【００９４】メモリセルＭＣ４ｎがワード線ＷＬｉとビ
ット線ＢＬ４ｎの交差部に対応して配置される。

【００９５】このメモリセルＭＣ４ｎは、情報を格納す
るためのメモリセルキャパシタ４２９と、ワード線ＷＬ
ｉ上の信号電位に応答して導通してキャパシタ４２９を
ビット線ＢＬ４ｎに接続するｎチャネルＭＯＳトランジ
スタで構成されるアクセストランジスタ４０１を含む。

【００９６】他のメモリセルＭＣ４ｎ＋１，〜ＭＣ４ｎ
＋３についても同様の構成である。アレイ制御回路２０
２は、ビット線対ＢＬおよびＺＢＬを所定電位（Ｖｃｃ
／２：Ｖｃｃは動作電源電位）にプリチャージし、かつ
イコライズするためのプリチャージ／イコライズ回路Ｐ
／Ｅと、ビット線対ＢＬおよびＺＢＬの信号電位を差動
的に増幅するセンスアンプ帯ＳＡと、Ｙデコーダ２０３
からのコラム選択信号Ｙｎに従って４対のビット線ＢＬ
４ｎ，ＺＢＬ４ｎ〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３を内
部入出力バスＩＯａに接続する選択ゲート帯ＳＧを含
む。

【００９７】ビット線対ＢＬ４ｎ，ＺＢＬ４ｎのプリチ
ャージ／イコライズ回路は、導通時、ビット線ＢＬ４ｎ
およびＺＢＬ４ｎそれぞれに中間電位Ｖｃｃ／２を伝達
するｎチャネルＭＯＳトランジスタ４０５および４０６
と、導通時ビット線ＢＬ４ｎおよびＺＢＬ４ｎを電気的
に導通状態とするｎチャネルＭＯＳトランジスタ４１３
を含む。

【００９８】他のビット線対ＢＬ４ｎ＋１，ＢＬ４ｎ＋
１〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３についても同様であ
る。

【００９９】ｎチャネルＭＯＳトランジスタ４０５〜４
１６は、プリチャージ指示信号ＢＬＥＱがハイレベルの
ときに導通する。このビット線プリチャージ指示信号Ｂ
ＬＥＱは、半導体記憶装置のスタンバイ時（またはリセ
ット動作時：ロウアドレスストローブ信号／ＲＡＳの非
活性化時）にハイレベルの活性状態とされる。

【０１００】センスアンプ帯ＳＡは、各ビット線対ＢＬ
４ｎ，ＺＢＬ４ｎ〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３に対
応して、それぞれセンスアンプ４２５〜４２８を含む。

【０１０１】選択ゲート帯ＳＧは、ビット線ＢＬ４ｎお
よびＺＢＬ４ｎに対応して、導通時にこれらのビット線
対をデータ入出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａへそ
れぞれ接続するトランスファーゲート４１７および４１
８を含む。

【０１０２】その他のビット線対ＢＬ４ｎ＋１，ＺＢＬ
４ｎ＋１〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３に対しても同
様の構成が存在する。

【０１０３】すなわち、Ｘデコーダ２０６からのワード
線駆動信号により選択されたワード線ＷＬｉに接続する
メモリセルからのデータは、センスアンプ４２５、４２
８により増幅される。

【０１０４】次いで、Ｙデコーダ２０３からの列選択線
Ｙｎ上の電位が選択状態を示す“Ｈ”レベルとなること
により、選択ゲートＳＧにより、各ビット線対は、対応
するＩＯ線対にそれぞれ接続される構成となっている。

【０１０５】図３は、図１に示したモード設定回路２２
０の一例を示す回路図である。図３において、信号線Ｓ
ＩＧＮＮはボンディングパッドＢＰＡＤに接続され、か
つ高抵抗の抵抗素子ＲＡＳＴＯＲを介して電源ノードＶ
ｃｃに結合される。

【０１０６】信号線ＳＩＧＮＮは、インバータＩＮＶの
入力部に結合され、インバータＩＮＶから動作モード指
定信号／ＲＢＵＳＴが出力される。この動作モード指定
信号／ＢＵＲＳＴが“Ｈ”レベルのときには、モード１
の読出モード（たとえば、高速ページモード）が指定さ
れ、この動作モード指定信号／ＢＵＲＳＴが“Ｌ”レベ
ルに設定された場合には、モード２の読出動作モード
（たとえばパイプラインバーストモード）が指定され
る。

【０１０７】この信号／ＢＵＲＳＴの電位レベルの設定
は、ボンディングパッドＢＰＡＤと接地電位Ｖｓｓを供
給するフレームリードＦＬＲＤとの間にボンディングワ
イヤＢＤＷＩＲを接続するか否かにより行なわれる。

【０１０８】ボンディングパッドＢＰＡＤとフレームリ
ードＦＬＲＤとがボンディングワイヤＢＤＷＩＲにより
接続される場合には、信号線ＳＩＧＬＮが“Ｌ”レベル
に固定され、信号／ＢＵＲＳＴがインバータＩＮＶによ
り“Ｈ”レベルとなって、モード１の読出動作モードが
指定される。

【０１０９】ボンディングワイヤＢＤＷＩＲが存在しな
い場合は、信号線ＳＩＧＬＮは高抵抗抵抗素子ＲＳＴＯ
Ｒにより“Ｈ”レベルに設定される。この場合は、信号
／ＢＵＲＳＴが“Ｌ”レベルとなり、第２の読出動作モ
ードが指定される。

【０１１０】なお、図３に示す動作モード設定回路の構
成は、単に一例であり、ボンディングパッドと電源電圧
を供給するフレームリードとの間のボンディングワイヤ
の有無により動作モード指定信号／ＢＵＲＳＴが発生さ
れる構成が用いられてもよい。この場合は、抵抗ＲＳＴ
ＯＲは接地電位レベルと信号線ＳＩＧ の間に接続され
る。また、ヒューズ素子のプログラムまたは、マスク配
線により、この信号／ＢＵＲＳＴの電位レベルが設定さ
れる構成が用いられてもよい。

【０１１１】図４は、本発明の実施の形態１の半導体記
憶装置１０００におけるデータ出力バッファの構成およ
びその制御回路の構成を示す概略ブロック図であり、図
２５と対比される図である。

【０１１２】まず、出力バッファ活性化信号ＯＥＭの発
生回路２３０は、信号／ＲＡＳ，／ＣＡＳ，／ＷＥおよ
び／ＯＥを受けて、リセット信号ＲＥＳＥＴを出力する
出力制御リセット回路２１５２と、クロック信号ＣＬＫ
を受けて、反転した信号を出力するインバータ回路２３
２と、インバータ回路２３２の出力をセット信号とし
て、信号ＲＥＳＥＴをリセット信号として受けて、信号
ＯＥＭを出力するＳＲフリップフロップ回路２３４を含
む。

【０１１３】したがって、ＯＥＭ発生回路２３０は、信
号／ＲＡＳ，／ＣＡＳ，／ＷＥおよび／ＯＥのいずれか
が活性状態となって、リセット信号ＲＥＳＥＴが“Ｌ”
レベルとなっている期間は、クロック信号ＣＬＫの立下
がりのエッジに応答して、信号ＯＥＭを“Ｈ”レベルと
する。

【０１１４】出力バッファ１６は、ＩＯ線対Ｉ／Ｏ，Ｚ
Ｉ／Ｏにより伝達された読出データが、差動増幅回路２
２０２により増幅された後、相補型のリードデータバス
ＲＢＵＳ０，ＺＲＢＵＳ０により伝達された読出データ
を受けて、対応するデータをデータ入出力端子ＤＱに出
力する。

【０１１５】出力バッファ１６は、信号ＤＴを受けて導
通状態となるＡＮＤゲート１６２および１６４と、ＡＮ
Ｄゲート１６２および１６４の出力を受けて、その電位
レベルを保持するラッチ回路１６６および１６８と、信
号ＯＥＭの活性化に応じて活性化され、ラッチ回路１６
６および１６８の出力をそれぞれ受けて、対応するイン
バータ回路１７２および１７６をそれぞれ駆動するＮＡ
ＮＤ回路１７０および１７４と、インバータ回路１７２
および１７６により駆動され、導通状態となるＮチャネ
ルＭＯＳトランジスタ１７８および１８０を含む。Ｎチ
ャネルＭＯＳトランジスタ１７８および１８０は、電源
電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続され、
それらの接続点が、データ入出力端子ＤＱと接続してい
る。

【０１１６】図５は、図４に示したＯＥＭ発生回路２３
０およびデータ出力バッファ１６の動作を説明するタイ
ミングチャートである。

【０１１７】時刻ｔ０におけるクロック信号ＣＬＫの立
上がりエッジでデータがアクセスされた場合について以
下説明する。ここで、データが読出されていない場合
は、リードデータバスＲＢＵＳ０および／ＲＢＵＳ０は
ともに“Ｌ”レベルとなっているものとする。

【０１１８】時刻ｔ０において、クロック信号ＣＬＫが
“Ｈ”レベルとなったときに、データラッチ回路１６６
および１６８は、ともに“Ｌ”レベルを保持し、出力バ
ッファの入力レベルＯＤ，／ＯＤはともに“Ｌ”レベル
になる。

【０１１９】信号ＯＤ，／ＯＤがともに“Ｌ”レベルの
とき、信号ＯＥＭのレベルにかかわらず、ＮチャネルＭ
ＯＳトランジスタ１７８および１８０は、ともにオフ状
態となり、出力端子ＤＱは高インピーダンス状態のまま
である。

【０１２０】時刻ｔ０のクロック信号ＣＬＫの立上がり
のエッジでアクセスされたデータＤ０が、１クロック周
期内において、リードデータバスＲＢＵＳ０，／ＺＲＢ
ＵＳ０まで読出される。

【０１２１】一方、ＣＬＫの時刻ｔ０からの立上がりの
半周期後の時刻ｔ１において、信号ＯＥＭは“Ｈ”レベ
ルとなる。

【０１２２】すなわち、図２５に示した従来のデータ出
力バッファと異なり、信号ＯＥＭをデータ出力が開始さ
れるクロック信号ＣＬＫの立上がりのエッジの前のタイ
ミングで、“Ｈ”レベルにすることができる。これは、
この時点で信号ＯＤ，／ＯＤがともに“Ｌ”レベルだか
らである。

【０１２３】次の信号ＣＬＫの立上がりエッジである時
刻ｔ２において、信号ＤＤが“Ｈ”レベルとなり、ＡＮ
Ｄゲート１６２および１６４が開状態となる。これに応
じて、リードデータバスＲＢＵＳ０，ＺＲＢＵＳ０に読
出された読出データＤ０が、データラッチ１６６および
１６８に保持される。このデータラッチ１６６および１
６８に保持された信号ＯＤおよび／ＯＤに応じて、Ｎチ
ャネルＭＯＳトランジスタ１７８および１８０がそれぞ
れ導通あるいは非導通状態となり、対応するデータ信号
がデータ入出力端子ＤＱに出力される。

【０１２４】このような相補型のリードデータバス構造
では、図２５に示したような信号ＯＥＭの立上がりの遅
延時間Δｔの影響を受けないので、アクセス時間の短縮
を図ることが可能となる。

【０１２５】［実施の形態２］図６は、本発明の実施の
形態２の出力バッファ活性化信号ＯＥＭを発生するＯＥ
Ｍ発生回路のうち、活性化信号発生回路３００の構成を
示す概略ブロック図であり、図２７に示した活性化信号
発生回路２１４０の構成と対比される図である。

【０１２６】図２７に示した活性化信号発生回路２１４
０と異なる点は、信号／ＢＵＲＳＴのレベルに応じて、
コラムアドレスストローブ信号／ＣＡＳから生成される
内部遅延信号ＣＡＳＤの遅延時間を可変とできる構成と
したことである。

【０１２７】すなわち、活性化信号発生回路３００は、
図２７に示した活性化信号発生回路２１４０の構成に加
えて、遅延回路２１４４の出力と信号／ＢＵＲＳＴとを
受けるＡＮＤ回路３０２と、／ＢＵＲＳＴを受ける反転
回路３０４と、コラムアドレスストローブ信号／ＣＡＳ
の反転信号を出力するインバータ回路２１４２の出力
と、反転回路３０４の出力とを受けるＡＮＤ回路３０６
と、ＡＮＤ回路３０２およびＡＮＤ回路３０６の論理和
を信号ＣＡＳＤとして出力するＯＲ回路３０８とを含
む。

【０１２８】その他の点は図２７に示した活性化信号発
生回路２１４０の構成と同様であり、同一部分は同一符
号を付してその説明は省略する。

【０１２９】図７は、図６に示した活性化信号発生回路
３００のモード２の読出動作モードにおける動作を説明
するためのタイミングチャートであり、図２９に示した
タイミングチャートと対比される図である。

【０１３０】実施の形態２の活性化信号発生回路３００
は、信号／ＢＵＲＳＴが“Ｌ”レベル、すなわちモード
２の読出データモードにおいては、インバータ回路２１
４２から出力されるコラムアドレスストローブ信号／Ｃ
ＡＳの反転信号が信号ＣＡＳＤとしてＡＮＤ回路２１４
８に与えられ、これに応じて、ＳＲフリップフロップ回
路２１５０の出力信号であるＯＥＭのレベルがセットさ
れる。

【０１３１】バーストモードでは、時刻ｔ１に取込まれ
たアドレスＹ０に対するデータが、次のコラムアドレス
ストローブ信号／ＣＡＳの立下がりエッジから出力され
るので、信号ＯＥＭを遅延回路２１４４で遅らせる必要
はない。

【０１３２】したがって、モード２の読出動作モードに
おいては、遅延回路２１４４を経ていない信号に基づい
て、出力バッファ活性化信号ＯＥＭが出力される。

【０１３３】つまり、図２９におけるように、時刻ｔ１
において、列アドレスＹ０が取込まれた後、時刻ｔ２に
おいて、信号／ＣＡＳが活性化（“Ｌ”レベル）となる
のに応じて、τｄの遅延時間を経ることなく、信号ＯＥ
Ｍが活性状態となるため、データ入出力端子ＤＱにデー
タが出力されるまでの遅延時間が減少する。したがっ
て、モード２のデータ読出モードにおけるアクセス時間
が短縮される。

【０１３４】モード１のデータ読出モードにおいては、
信号／ＢＵＲＳＴが“Ｈ”レベルであって、遅延回路２
１４４を経た信号に応じて、信号ＣＡＳＤが発生される
ので、その動作は、図２８に示した従来例と同様であ
る。

【０１３５】［実施の形態３］図８は、本発明の実施の
形態３の書込制御回路４００の構成を示す概略ブロック
図であり、この書込制御回路４００は、図１に示した内
部制御回路２０に含まれる。

【０１３６】書込制御回路４００においては、外部ライ
トイネーブル信号／ＷＥと、コラムアドレスストローブ
信号／ＣＡＳがそれぞれ入力バッファ回路４０２および
４０４に入力されて、内部信号ＺＷＥＥおよびＺＣＡＳ
Ｅとして出力される。

【０１３７】ライト制御回路イネーブル信号Ｗ−ＥＮ
は、信号ＺＷＥＥおよびＺＣＡＳＥならびに出力バッフ
ァ活性化信号ＯＥＭを受けて、否定論理和を出力するＮ
ＯＲ回路４０６から出力される。従来の書込制御回路と
は、この信号Ｗ−ＥＮが、信号ＯＥＭによっても制御さ
れる構成となっている点で異なる。

【０１３８】一般に、読出データを出力する際には、出
力端子ＤＱの電圧変動を受けて、信号ＷＥや信号／ＣＡ
Ｓ等の信号に、ノイズが混入し、書込制御回路が誤動作
する可能性があった。

【０１３９】実施の形態３の書込制御回路では、信号Ｏ
ＥＭが活性状態となって、出力バッファ回路が活性化さ
れている間は、これら信号／ＷＥや信号／ＣＡＳにノイ
ズが混入した場合でも、誤った書込動作が活性化されな
い構成となっている。

【０１４０】すなわち、信号ＯＥＭが“Ｈ”レベルのと
き出力バッファは活性化され、このときに、信号Ｗ−Ｅ
Ｎ信号は信号／ＷＥ，／ＣＡＳによらず“Ｌ”レベルに
保持されるため、誤って書込制御回路が動作し信号ＷＥ
が出力されるということがない。

【０１４１】図９は、図８に示した書込制御回路から出
力される信号ＷＥにより制御される書込回路５００〜５
０４の構成を示す概略ブロック図であり、図１に示した
入出力回路２０４の書込動作にかかわる構成を抜出して
示した回路図である。

【０１４２】図９において、同時に選択される４ビット
のメモリセルそれぞれに対応して書込回路５０１，５０
２，５０３および５０４が設けられる。書込回路５０１
は、ビット選択信号ＺＺ０に応答して活性化され、内部
入出力線Ｉ／Ｏ０ａ，ＺＩ／Ｏ０ａとデータ信号の授受
を行なう。書込回路５０２は、ビット選択信号ＺＺ１に
応答して活性化されて内部入出力線Ｉ／Ｏ１ａおよびＺ
Ｉ／Ｏ１ａとデータ信号の授受を行なう。書込回路５０
３は、ビット選択信号ＺＺ２に応答して活性化され、内
部入出力線Ｉ／Ｏ２ａおよびＺＩ／Ｏ２ａとデータ信号
の授受を行なう。書込回路５０４は、ビット選択信号Ｚ
Ｚ３に応答して活性化されて、内部入出力線Ｉ／Ｏ３ａ
およびＺＩ／Ｏ３ａとデータ信号の授受を行なう。これ
ら書込回路５０１〜５０４に共通に、書込データバスＷ
ＢＵＳ０が配置される。

【０１４３】書込回路５０１〜５０４は、与えられるビ
ット選択信号が異なるだけであり、同一の構成を備えて
おり、図９においては、書込回路５０１の具体的構成の
みを示す。

【０１４４】書込回路５０１は、ビット選択信号ＺＺ０
を判定するインバータ５２８と、書込ドライバイネーブ
ル信号ＷＢＥとインバータ５２８の出力信号を受けるＮ
ＡＮＤゲート５１５と、書込データバス線ＷＢＵＳ０上
の信号電位を反転するインバータ５２７と、ＮＡＮＤゲ
ート５１５の出力信号を反転するインバータ５２９と、
インバータ５２７および５２９の出力信号を受けるＮＡ
ＮＤゲート５１３と、書込データバス線ＷＢＵＡＳ０の
信号電位とインバータ５２９の出力信号を受けるＮＡＮ
Ｄゲート５１４を含む。

【０１４５】書込ドライバイネーブル信号ＷＢＥは、図
８に示した書込制御回路により発生される。

【０１４６】書込回路５０１は、さらに、ＮＡＮＤゲー
ト５１３の出力信号を反転するインバータ５２５と、Ｎ
ＡＮＤゲート５１４の出力信号を反転するインバータ５
２６と、ＮＡＮＤゲート５１３の出力信号が“Ｌ”レベ
ルのとき内部データ入出力線ＺＩ／Ｏ０ａを電源電位Ｖ
ｃｃレベルに充電するｐチャネルＭＯＳトランジスタ５
５１と、ＮＡＮＤゲート５１４の出力信号が“Ｌ”レベ
ルのときに内部データ入出力線Ｉ／Ｏ０ａを動作電源電
位Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジス
タ５５２と、インバータ５２６の出力信号が“Ｈ”レベ
ルのときに内部データ入出力線ＺＩ／Ｏ０ａを接地電位
レベルへ放電するｎチャネルＭＯＳトランジスタ５４４
と、インバータ５２５の出力信号が“Ｈ”レベルのとき
に内部データ入出力線Ｉ／Ｏ０ａを接地電位レベルへ放
電するｎチャネルＭＯＳトランジスタ５４５とを含む。

【０１４７】書込回路５０１は、さらに、ＩＯ線イコラ
イズ指示信号ＩＯＥＱが“Ｈ”レベルのときに導通し、
内部データ入出力線ＺＩ／Ｏ０ａおよびＩ／Ｏ０ａにプ
リチャージ電位Ｖｃｃ−Ｖｔｈ（Ｖｔｈ：しきい値電
圧）を伝達するｎチャネルＭＯＳトランジスタ５４２お
よび５４３と、このＩＯ線イコライズ指示信号ＩＯＥＱ
をインバータ５２４を介してゲートに受けて導通し、内
部データ入出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａを電気
的に短絡するｐチャネルＭＯＳトランジスタ５５３を含
む。

【０１４８】次に、この書込回路の動作について説明す
る。ビット選択信号ＺＺ０が非選択状態を示す“Ｈ”レ
ベルにあるか、または書込ドライバイネーブル信号ＷＢ
Ｅが非活性状態の“Ｌ”レベルのときには、インバータ
５２９の出力信号が“Ｌ”レベルであって、ＮＡＮＤゲ
ート５１３および５１４の出力信号は“Ｈ”レベルにあ
る。

【０１４９】この状態においては、ＭＯＳトランジスタ
５５１，５５２，５４４，５４５はすべてオフ状態にあ
る。ＩＯ線プリチャージ信号ＩＯＥＱは、所定のタイミ
ングで“Ｈ”レベルの活性状態とされて、内部データ入
出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａがＶｃｃＶｔｈの
“Ｈ”レベルにプリチャージされる。

【０１５０】ビット選択信号ＺＺ０がローレベルとなる
と、インバータ５２８の出力信号は“Ｈ”レベルとな
り、次いで書込ドライバイネーブル信号ＷＢＥが“Ｈ”
レベルの活性状態とされると、これに応じて、インバー
タ５２９の出力信号が“Ｈ”レベルとなる。これによ
り、ＮＡＮＤゲート５１３および５１４がインバータと
して機能する。

【０１５１】書込データバス線ＷＢＵＳ０上の信号電位
がインバータ５２７により反転されて、ＮＡＮＤゲート
５１３へ与えられる。したがって、ＮＡＮＤゲート５１
３および５１４からは互いに相補な出力信号が出力され
る。

【０１５２】ＮＡＮＤゲート５１３の出力信号が“Ｈ”
レベルのときには、ＮＡＮＤゲート５１４の出力信号が
“Ｌ”レベルとなる。したがって、ＭＯＳトランジスタ
５４４および５５２がオン状態となり、内部データ入出
力線Ｉ／Ｏ０ａ上に“Ｈ”レベルのデータが伝達され、
データ入出力線ＺＩ／Ｏ０ａ上には“Ｌ”レベルのデー
タが伝達される。これにより、選択されたメモリセルへ
のデータの書込が行なわれる。

【０１５３】上述のとおり、本発明の実施の形態３にお
いては、信号ＷＢＥが、出力バッファ活性期間中は不活
性状態となるため、この書込回路５０１〜５０４が誤動
作するということがない。

【０１５４】［実施の形態４］図８に示した書込制御回
路では、書込制御信号ＷＢＥが、信号／ＣＡＳのトグル
周期が短くなった場合、発生しにくくなるという可能性
がある。

【０１５５】すなわち、図８に示した書込制御回路で
は、信号ＷＢＥの信号レベルのリセットをコラムアドレ
スストローブ信号ＣＡＳにより行なう構成となってい
る。

【０１５６】したがって、信号／ＣＡＳのトグル周期が
短くなると、信号ＷＢＥを出力するフリップフロップ回
路４０８の出力レベルがセットされる以前に、信号／Ｃ
ＡＳによりフリップフロップ回路４０８の状態がリセッ
トされてしまい、信号ＷＢＥが出力されないという事態
が発生し得る。

【０１５７】実施の形態４の書込制御回路では、このよ
うな問題の生じない書込制御回路を有する半導体記憶装
置を提供する。

【０１５８】図１０は、本発明の実施の形態４の書込制
御回路の構成を示す概略ブロック図であり、図１に示し
た内部制御回路２０に含まれる回路構成とすることがで
きる。

【０１５９】実施の形態３の書込制御回路４００と異な
る点は、信号ＷＢＥを出力するＳＲフリップフロップ回
路のリセット動作を信号ＷＢＥ自身で行なう構成とした
ことである。

【０１６０】すなわち、実施の形態４の書込制御回路６
００は、ライトイネーブル信号／ＷＥを受けて、内部信
号ＺＷＥＥを出力するバッファ回路６０２と、コラムア
ドレスストローブ信号／ＣＡＳを受けて、内部信号ＺＣ
ＡＳＥを出力するバッファ回路６０４と、信号ＺＷＥ
Ｅ，ＺＣＡＳＥおよび信号ＯＥＭを受けて、信号Ｗ−Ｅ
Ｎを出力するＮＯＲ回路６０６と、信号Ｗ−ＥＮを受け
て、その反転信号を出力するインバータ回路６０８と、
そのインバータ回路６０８の出力をセット信号として受
け、信号Ｗを出力するＮＡＮＤゲートにより構成された
ＳＲフリップフロップ回路６１０と、信号／ＣＡＳの反
転信号を出力するインバータ回路６１０と、信号Ｗをセ
ット信号として、信号ＷＢＥをリセット信号として受
け、信号ＷＲＳＴを出力するＳＲフリップフロップ回路
６１２と、信号ＷＲＳＴおよびインバータ回路６１０の
出力を受けて、その論理和演算結果をＳＲフリップフロ
ップ回路６１０のリセット信号として出力するＯＲ回路
６１４と、信号Ｗをセット信号として受け、信号ＷＢＥ
を出力するＳＲフリップフロップ回路６１６と、信号Ｗ
ＢＥを受けて、所定の時間τＰＷだけ遅延した後に、Ｓ
Ｒフリップフロップ回路６１６のリセット信号として出
力する遅延回路６１８とを含む。

【０１６１】なお、ＯＲ回路６１４の出力ノードをＵで
表わすこととする。次に、その動作について簡単に説明
する。

【０１６２】図１１は、図１０に示した書込制御回路６
００の動作を説明するタイミングチャートである。

【０１６３】信号／ＷＥが活性状態（“Ｌ”レベル）で
ある場合、信号／ＣＡＳの立下がりのエッジに応答し
て、ＮＯＲ回路６０６の出力する信号Ｗ−ＥＮは活性状
態（“Ｈ”レベル）に変化する。これに応じて、ＳＲフ
リップフロップ回路６１０の出力する信号Ｗも活性状態
となり、ＳＲフリップフロップ回路６１２および６１６
の出力レベルもセット状態とされる。

【０１６４】一方、ノードＵの電位レベルは、信号／Ｃ
ＡＳの立下がりに応答して、“Ｈ”レベルとなってい
る。

【０１６５】信号Ｗの活性化に応じて、信号ＷＢＥがセ
ット状態（“Ｈ”レベル）となる。これに応じて、ＳＲ
フリップフロップ回路６１２の出力レベルはリセットさ
れ、信号ＷＲＳＴは“Ｌ”レベルとなる。これに応じて
信号ＷおよびノードＵのレベルはともに“Ｌ”レベルに
なる。すなわち、ＳＲフリップフロップ回路６１０の出
力である信号Ｗは、信号／ＷＥおよび信号／ＣＡＳに応
じて、活性状態となった後、回路の遅延時間で決定され
る所定の時間経過後自動的にリセット状態とされる。

【０１６６】一方、信号ＷＢＥが活性状態となった後、
遅延回路６１８により決定される遅延時間τＰＷ経過後
ＳＲフリップフロップ回路６１６のリセット信号が活性
状態となることに応じて、信号ＷＢＥが“Ｌ”レベルに
復帰する。

【０１６７】すなわち、外部制御信号／ＷＥおよび／Ｃ
ＡＳの変化に応じて、その変化が一度ＳＲフリップフロ
ップ回路６１０に保持された後、これに応じてＳＲフリ
ップフロップ回路６１６により信号ＷＢＥが出力された
後、この信号ＷＢＥを出力するＳＲフリップフロップ回
路自身のリセット動作は信号ＷＢＥの遅延信号により行
なわれる構成となっている。

【０１６８】一方、ＳＲフリップフロップ回路６１０の
リセット動作も信号ＷＢＥにより行なわれる構成となっ
ているため、書込制御回路６００自体の状態をリセット
する動作は、外部から与えられる信号／ＣＡＳそのもの
ではなく、発生される信号ＷＢＥによって行なわれる構
成となっている。

【０１６９】したがって、信号／ＣＡＳのトグル周期が
短くなった場合でも、そのリセット動作が、出力される
信号ＷＢＥが活性状態となる前に行なわれることがな
い。

【０１７０】すなわち、信号／ＣＡＳのサイクルタイム
が短くなって、その活性期間が短くなった場合でも、書
込制御信号ＷＢＥを正常に発生することが可能となる。

【０１７１】［実施の形態５］外部から設定される動作
モードによって、書込データのセットアップまたはホー
ルド時間のスペックが異なる場合がある。

【０１７２】実施の形態５では、動作モードによって外
部入力データのセットアップ、ホールド信号のタイミン
グを変えることが可能な半導体記憶装置を提供する。

【０１７３】図１２は、データ入力バッファ１５および
出力バッファ１６の要部を示す回路図である。

【０１７４】データ出力バッファ１６の構成について
は、図４に示した構成と同様であるのでその説明は省略
する。

【０１７５】データ入力バッファ１５は、データ入出力
端子ＤＱと入力ノードの一方が接続し、他方が信号ＣＡ
ＳＮＷを受けるＮＡＮＤ回路７０２と、ＮＡＮＤ７０２
の出力を受けて、信号ＺＤＩＬに応じて、導通あるいは
非導通状態となるトランスミッションゲート７０４と、
トランスミッションゲート回路７０４の出力を受けて、
そのデータを保持し、書込データＩＮＴＤとして、書込
データバスＷＢＵＳ０に与えるラッチ回路７０８とを含
む。

【０１７６】図１３は、図１２において示された信号Ｃ
ＡＳＮＷおよび信号ＺＤＩＬを出力する入力制御回路７
２０の構成を示す回路図であり、図１に示した内部制御
回路に含まれるものである。

【０１７７】入力制御回路７２０は、信号ＣＡＳを受け
る反転回路７２２と、動作モードを指定する信号ＢＵＲ
ＳＴおよび反転回路７２２の出力を受けるＯＲ回路７２
４と、信号／ＷＥを受ける反転回路７２６と、信号／Ｒ
ＡＳを受ける反転回路７２８と、反転回路７２６および
７２８の出力を受けるＡＮＤ回路７３０と、ＯＲ回路７
２４およびＡＮＤ回路７３０の出力を受けて、信号ＣＡ
ＳＮＷを出力するＡＮＤ回路７３２と、図１０に示した
書込制御回路からの信号Ｗを受けて所定の遅延時間遅延
して出力する遅延回路７３４と、信号ＢＵＲＳＴと遅延
回路７３４の出力を受けるＯＲ回路７３８と、信号Ｗと
ＯＲ回路７３８の出力を受けて信号ＺＤＩＬを出力する
ＮＡＮＤ回路７３６とを含む。

【０１７８】次に、その動作について説明する。まず、
信号ＢＵＲＳＴが“Ｌ”レベルである場合について説明
する。

【０１７９】図１４は、この場合の入力バッファ１５の
動作を説明するタイミングチャートである。

【０１８０】以下では、書込動作が指定されており、す
なわち信号／ＷＥは活性状態の“Ｌ”レベルとなってい
るものとする。

【０１８１】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳが“Ｌ”レベルとなり、時刻ｔ１におい
て、信号／ＣＡＳが“Ｌ”レベルになると、このコラム
アドレスストローブ信号／ＣＡＳの活性化に応じて、セ
ット信号ＣＡＳＮＷが“Ｈ”レベルとなる。

【０１８２】これにより、ＮＡＮＤゲート７０２は開状
態となる。次に、信号Ｗを受けて、遅延回路７３４によ
る遅延時間τｔ経過後に信号ＺＤＩＬが“Ｌ”レベルと
なって、外部入力データＤＩＮがラッチ回路７０８にホ
ールドされ、書込データＩＮＴＤがライトデータバスＷ
ＢＵＳ０に対して出力される。

【０１８３】この動作モードでは、入力信号ＤＩＮがラ
イトデータバスへの書込データＩＮＴＤに反映されるの
は、信号／ＣＡＳから発生された信号ＣＡＳＮＷが
“Ｈ”レベルとなってからであるので、信号ＺＤＩＬを
“Ｌ”レベルにしてラッチ回路７０８にラッチするに
は、時間τｔの遅延時間をおかねばならない。書込デー
タのセットアップまたはホールド時間のスペックが余裕
がある場合は以上のような動作によって問題は生じな
い。しかしながら、より高速な動作が要求されるモード
においては、より厳しいスペックで動作することが必要
になる場合がある。

【０１８４】図１５は、このような動作モードにおい
て、信号ＢＵＲＳＴが“Ｈ”レベルとなっている場合の
入力バッファ１５の動作を説明するためのタイミングチ
ャートである。

【０１８５】このとき、信号ＣＡＳＮＷは、ロウアドレ
スストローブ信号ＲＡＳの活性化に応じて活性状態とな
る。

【０１８６】一方、信号ＢＵＲＳＴが“Ｈ”レベルであ
ることにより、信号ＺＤＩＬは、コラムアドレスストロ
ーブ信号／ＣＡＳの活性化に応じて、遅延回路７３４に
よる遅延時間を経過することなく、活性状態（“Ｌ”レ
ベル）に変化する。つまり、外部から与えられた入力デ
ータＤＩＮが、書込データＩＮＴＤとして、ライトデー
タバスＷＢＵＳ０に与えられるタイミングが、図１４の
場合に比べて早くなる。

【０１８７】その結果、より高速な書込動作に対応する
ことが可能となる。以上のように、本発明の実施の形態
５では、動作モードに応じて、データのセットアップ，
ホールドのタイミングを変えることが可能である。

【０１８８】［実施の形態６］図１６は本発明の実施の
形態６のデータ入力バッファ８００の構成を示す概略ブ
ロック図である。

【０１８９】本実施の形態では、４つのデータ入出力端
子にそれぞれ与えられる４個の外部データ入力信号ＤＩ
Ｎ０，１，２，３に応じて、４本のライトデータバスＷ
Ｄ０，１，２，３をそれぞれドライブする第１の動作モ
ードと、データ入出力端子ＤＱ１〜ＤＱ３は使用され
ず、データ入出力端子ＤＱ０から与えられる信号ＤＩＮ
０に応じて、４本のワイドデータバスのうちの１つがド
ライブされる第２の動作モードとが切換可能な構成とな
っている。

【０１９０】図１６に示した入力バッファ８００におい
ては、上記第１のモードでは、図１に示した内部制御回
路から出力される信号Ｍ４＝“Ｈ”レベルであって、信
号Ｓ０〜Ｓ３はすべて“Ｌ”レベルとなっている。した
がって、データ入出力端子ＤＱ０〜ＤＱ３にそれぞれ与
えられる入力データＤＩＮ０，１，２，３がそれぞれ４
本のライトデータバスＷＤ０，１，２，３をドライブす
る構成となっている。

【０１９１】一方、第２の動作モードでは、図１に示し
た内部制御回路２０から出力される信号Ｍ４は“Ｌ”レ
ベルであって、ライトデータバスＷＤ０〜ＷＤ３のうち
の１つのデータバスがデータ入出力端子ＤＱ０に与えら
れるデータＤＩＮ０に応じてドライブされるように、信
号Ｓ０，１，２，３のうち選択された１つのみが“Ｈ”
レベルとなる。

【０１９２】入力バッファ８００の構成においては、図
１２に示した入力バッファ回路を単に４つ並列とした構
成とは異なり、入力データのセットアップ、ホールドを
制御している信号ＺＤＩＬが入力するラッチ回路８１４
に加えて、信号Ｓ０〜Ｓ４および信号Ｍ４により制御さ
れるＣＭＯＳトランスファゲート８１６〜８２２のそれ
ぞれの出力に対応してラッチ回路８３０〜８３６が設け
られている。このラッチ回路８３０〜８３６のそれぞれ
の出力が、対応するライトデータバスＷＤ０〜ＷＤ３に
与えられる構成となっている。

【０１９３】このラッチ回路８３０〜８３６がない場合
は、上記第２のモードにおいて、データ入出力端子ＤＱ
０に与えられるデータＤＩＮ０により、特定のライトデ
ータバスをドライブするためには、選択されたライトデ
ータバス以外のバスのすべてドライブする必要があっ
た。これは、ラッチ回路８３０〜８３６がないために、
選択されていないライトデータバスもドライブする構成
としないと、ライトデータバスをドライブするインバー
タ回路８３８〜８４４のゲート入力がフローティング状
態となって、これらに貫通電流が流れるおそれがあるた
めである。

【０１９４】実施の形態６のデータ入力バッファ８００
においは、ラッチ回路８３０〜８３６が存在するので、
以下に述べるように、選択されたライトデータバスのみ
をドライブする構成とすればよい。

【０１９５】たとえば、データ入出力端子ＤＱ０に与え
られた入力データＤＩＮ０によりライトデータバスＷＤ
２をドライブする場合、信号Ｓ２のみが“Ｈ”レベルと
なって、その他の信号Ｓ０，１，３は“Ｌ”レベルとな
っている。したがって、ＣＭＯＳトランスファゲートの
８１６，８１８，８２２がオフ状態となっていても、そ
れぞれに対応する８３０，８３２，８３６の存在によ
り、インバータ回路８３８，８４０，８４４の入力ゲー
トはフローティング状態とはならない。

【０１９６】したがって、本実施の形態のデータ入力バ
ッファでは、選択されたライトデータバスのみドライブ
する構成とできるので、不要なデータバスの充放電電流
を抑制でき、消費電力を低減することが可能となる。

【０１９７】［実施の形態７］モード２のデータ読出モ
ード等において説明したとおり、信号／ＣＡＳのトグル
周期の回数をカウントすることにより、データ出力のタ
イミングを決定する必要がある場合がある。この場合、
従来技術において説明したとおり、カウンタは一般にシ
リアル接続されたＤ型フリップフロップにより構成され
るため、これら直列に接続されたフリップフロップを信
号が伝達するための遅延時間により、入力される信号／
ＣＡＳの変化に比べてカウント結果を表わすデータの変
化に時間遅れが生じてしまうという問題があった。

【０１９８】本発明は、このような時間遅れを抑制する
ことが可能なカウンタ回路に関するものである。

【０１９９】図１７は、本発明の実施の形態７のカウン
タ回路９００の構成を示す回路図である。

【０２００】以下では、説明の簡単のために、／ＣＡＳ
のトグルの第２周期において、データの読出が始まる場
合のカウンタ回路の構成について説明するが、より一般
的により多くの信号／ＣＡＳのトグル周期の後にデータ
読出が行なわれる構成においても、以下に述べるカウン
タ回路の構成を単に縦列接続していくことで対応するこ
とが可能である。

【０２０１】実施の形態７のカウンタ回路９００は、マ
スタスレーブ型のフリップフロップ回路Ｃ１を２段用い
ることにより構成されている。

【０２０２】ただし、このようなマスタスレーブ型のフ
リップフロップ回路Ｃ１を単純に２段縦列に接続するの
ではなく、初段目のマスタ部分の出力結果を後段のマス
タスレーブ型フリップフロップ回路に対する入力とする
構成としている。

【０２０３】すなわち、カウンタ回路９００において、
初段のマスタスレーブ型フリップフロップ回路は、その
マスタ部分は信号ＣＡＳに応じて動作し、スレーブ部分
は、信号／ＣＡＳに応じて動作している。

【０２０４】初段部分のマスタ部の出力／ＡＱ０と信号
ＣＡＳの論理和信号である信号ＣＬＫ２に応じて、２段
目のマスタスレーブ型フリップフロップ回路のマスタ部
分が動作し、信号ＣＬＫ２の反転信号である／ＣＬＫ２
に応じて、後段のスレーブ部分のフリップフロップが駆
動される構成となっている。

【０２０５】図１８は、図１７に示したカウンタ回路の
動作を説明するためのタイミングチャートである。

【０２０６】初段のマスタスレーブ型フリップフロップ
回路は信号Ｑ０，／Ｑ０を出力する。初段のマスタ部分
の出力である信号ＡＱ０は、信号／ＣＡＳの立上がりに
応じて、信号Ｑ０は、信号／ＣＡＳの立下がりに応じて
出力される。

【０２０７】次に、信号／ＣＡＳと、信号／ＡＱ０のＮ
ＯＲ出力である信号／ＣＬＫ２の立上がりに応じて、後
段のマスタスレーブ型フリップフロップ回路の出力Ｑ
１，／Ｑ１の状態が変化する。

【０２０８】その結果、従来のようにフリップフロップ
回路を単純にシリアル接続した場合と異なり、初段のフ
リップフロップ回路の出力のＱ０の変化を待たずして、
後段のフリップフロップ回路がその信号出力Ｑ１のレベ
ルを変化させることが可能で、より高速なカウント動作
を実現することが可能である。

【０２０９】［実施の形態８］外部クロック信号に同期
して動作する半導体記憶装置においても、内部回路を制
御する信号は、これら外部クロック信号の活性化に応じ
て出力されるパルス信号により行なわれる。たとえば、
列系の選択動作を指示する列選択信号や、データ書込時
において、書込回路の動作を指示する書込制御信号ＷＢ
Ｅなどである。

【０２１０】従来例において説明したとおり、外部クロ
ック信号の周期が短くなった場合、従来のパルス発生回
路では、十分なパルス長を有するパルス信号を発生する
ことが困難となる。

【０２１１】本実施の形態では、外部クロック信号の周
期とかかわりなく、所定のパルス長を有するパルス信号
を出力可能なパルス発生回路を提供する。

【０２１２】図１９は、本発明の実施の形態８のパルス
信号発生回路９４０の構成を示す概略ブロック図であ
る。

【０２１３】パルス信号発生回路９４０は、入力パルス
信号ＩＮを受けて、第１の内部パルス信号を出力する第
１の内部パルス発生回路９６０と、第１の内部パルス発
生回路９６０の出力を受けて、第２の内部パルス信号を
出力する第２の内部パルス発生回路９６２と、内部パル
ス発生回路９６０および９６２の出力ＡおよびＢを受け
て、合成して出力パルスＯＵＴを出力するＮＡＮＤ回路
９５８とを含む。

【０２１４】第１の内部パルス発生回路９６０は、入力
パルス信号ＩＮを受けて、所定の時間τ１遅延して出力
する第１の遅延回路９４２と、第１の遅延回路９４２の
出力を受けて、所定の時間τ２だけ遅延して出力する第
２の遅延回路９４４と、第２の遅延回路の出力を反転す
る第１の反転回路９４６と、入力パルス信号ＩＮおよび
第１の反転回路の出力の論理積を出力する第１のＮＡＮ
Ｄ回路９４８と、を含む。

【０２１５】第２の内部パルス発生回路９６２は、第１
の遅延回路９４２の出力を受けて、所定の時間τ１遅延
して出力する第３の遅延回路９５０と、第３の遅延回路
９５２の出力を受けて、所定の時間τ２だけ遅延して出
力する第４の遅延回路９５２と、第４の遅延回路９５２
の出力を反転して出力する第２の反転回路９５４と、反
転回路９５４の出力および第１の遅延回路９４２の出力
を受けて、その論理積を出力する第２のＮＡＮＤ回路９
５６とを含む。

【０２１６】後に説明するように、ＮＡＮＤ回路９４８
の出力およびＮＡＮＤ回路９５６の出力の否定論理積結
果をＮＡＮＤ回路９５８は出力する構成となっているの
で、第１の内部パルス発生回路９６０および第２の内部
パルス発生回路９６２の出力の論理和に相当する信号が
ＯＵＴとして出力される構成となっている。

【０２１７】図２０は、図１９に示したパルス発生回路
の動作を説明するためのタイミングチャートである。

【０２１８】入力信号ＩＮの時刻ｔ１における立上がり
のエッジに応答して、時間τ１＋τ２の幅のパルスが第
１の内部パルス発生回路９６０の出力として発生する。

【０２１９】また、入力信号ＩＮの立上がりのエッジか
ら時間τ１だけ遅延した後に、パルス幅τ１＋τ２のパ
ルスが、第２の内部パルス発生回路９６２の出力として
発生する。

【０２２０】出力ＯＵＴは、出力ＡおよびＢのＯＲ出力
であるため、入力信号ＩＮの立上がりのエッジより、幅
２・τ１＋τ２のパルスとなる。

【０２２１】すなわち、図２０に示したように、入力パ
ルスＩＮの“Ｈ”レベルの期間が信号ＯＵＴのパルス幅
よりも短くなった場合でも、信号ＩＮの“Ｈ”レベルの
期間が、時間τ１＋τ２以上であれば、出力信号ＯＵＴ
の幅は一定に保たれることになる。

【０２２２】［実施の形態９］図２１は、さらに他のパ
ルス信号発生回路９７０の構成を示す概略ブロック図で
ある。

【０２２３】パルス発生回路９７０は、入力パルス信号
ＩＮを受けて、内部パルス信号を出力する内部パルス発
生回路９８２と、内部パルス発生回路９８２の出力を受
けて、所定の時間遅延して出力する遅延回路９７８と、
内部パルス発生回路９８２の出力のＡおよび遅延回路９
７８の出力Ｂに応じて、その出力レベルを変化させるフ
リップフロップ回路９８０とを含む。

【０２２４】内部パルス発生回路９８２は、入力パルス
信号ＩＮを受けて、所定の時間τ３遅延して出力する第
１の遅延手段９７２と、第１の遅延手段の出力を反転す
る反転回路９７４と、入力パルス信号ＩＮおよび反転回
路９７４の出力を受けて、その否定論理積を出力するＮ
ＡＮＤ回路９７６とを含む。

【０２２５】フリップフロップ回路９８０は、ＮＡＮＤ
回路９７６の出力に応じて、出力信号ＯＵＴの信号レベ
ルをセットし、第２の遅延回路９７８の出力に応じて、
出力する信号ＯＵＴの信号レベルをリセットする。

【０２２６】図２２は、図２１に示したパルス信号発生
回路９７２の動作を説明するためのタイミングチャート
である。

【０２２７】時刻ｔ１における入力信号ＩＮの立上がり
エッジに応じて、ＮＡＮＤ回路で構成されるフリップフ
ロップ回路９８０のセット信号となるパルス幅τ３の信
号Ａが内部パルス発生回路９８２から出力される。

【０２２８】入力信号ＩＮの立上がりエッジからτ４だ
け経過した後に、フリップフロップ回路のリセット信号
となるパルス幅τ３の出力Ｂが遅延回路９７８から出力
される。

【０２２９】その結果、図２２に示したように、パルス
幅τ４の出力信号ＯＵＴが出力される。

【０２３０】パルス発生回路９７０においては、入力信
号ＩＮの立上がりエッジを基準にして、フリップフロッ
プ回路９８０を制御する構成となっているので、信号Ｉ
Ｎの“Ｈ”レベルの期間が出力信号ＯＵＴのパルス幅τ
４より短くなった場合でも、出力信号ＯＵＴのパルス幅
は一定に保たれる。

【０２３１】

【発明の効果】請求項１記載の半導体記憶装置において
は、外部クロック信号に同期して動作する半導体記憶装
置において、読出データを伝達するデータバスが相補構
成となっているため、その出力バッファへのデータ到達
のタイミングが伝達される読出信号自身により決定され
るため、より高速にデータ出力を行なうことが可能であ
る。

【０２３２】請求項２記載の半導体記憶装置は、第１お
よび第２のモードを切換えて動作する際に、第２のモー
ドにおいては、読出データが出力されるコラムアドレス
ストローブ信号の第２の周期の開始に応答して出力バッ
ファが活性化され、第１のモードにおいては、コラムア
ドレスストローブ信号の活性化から一定時間遅延後に出
力バッファが活性化される構成としているので、第２の
モードにおけるアクセス時間を短縮することが可能であ
る。

【０２３３】請求項３記載の半導体記憶装置において
は、請求項２記載の半導体記憶装置において、第１のモ
ードでは、データ出力バッファは、コラムアドレススト
ローブ信号の所定時間遅延した信号およびアドレス変化
検知信号に応じて出力され、第２のモードにおいては、
コラムアドレスストローブのトグル周期をカウントする
カウント手段とコラムアドレスストローブ信号の活性化
のエッジに対応して信号が出力されるため、請求項２記
載の半導体記憶装置と同様の効果を奏する。

【０２３４】請求項４記載の半導体記憶装置は、第１お
よび第２のモードを切換えて動作する半導体記憶装置に
おいて、データ書込動作において、入力されるデータラ
ッチのタイミングを切換えることが可能で、第２のモー
ドにおいてはより高速なデータ書込を行なうことが可能
である。

【０２３５】請求項５記載の半導体記憶装置において
は、コラムアドレスストローブ信号のトグル周期をカウ
ントするカウント手段は、マスタスレーブ型フリップフ
ロップ回路が縦続接続され、後段のマスタスレーブ型フ
リップフロップ回路の入力は、前段のマスタスレーブ型
フリップフロップ回路のマスタ出力により駆動されるた
め、初段フリップフロップ回路の出力変化を待つことな
く、後段のフリップフロップ回路が動作を開始すること
が可能で、より高速なカウント動作が可能となる。

【０２３６】請求項６記載の半導体記憶装置は、出力バ
ッファが活性期間中は、書込手段が不活性化されるた
め、出力バッファ動作中のノイズにより誤ったデータ書
込が行なわれることがない。

【０２３７】請求項７記載の半導体記憶装置は、データ
書込動作を指示する書込制御信号が、その信号レベルの
リセットを書込制御信号自体で行なう構成としたので、
書込制御信号が出力される以前に、この信号を出力する
回路自身がリセットされてしまうということがない。

【０２３８】請求項８記載の半導体記憶装置は、複数の
データ入出力端子を備える半導体記憶装置において、特
定のデータ入出力端子からの入力に基づいて、選択され
た書込データバスを駆動する場合は、他の書込データバ
スを駆動する必要がないため、消費電力を低減すること
が可能となる。

【０２３９】請求項９記載の制御信号発生回路は、入力
パルス信号のパルス長にかかわりなく出力されるパルス
信号のパルス幅が決定されるので、入力パルス信号の周
期が短くなった場合でも、安定した出力信号を発生する
ことが可能である。

【０２４０】請求項１０記載の制御信号発生回路は、入
力される入力パルス信号のパルス長とかかわりなく、出
力される制御信号のパルス長が決定されるので、請求項
９記載の制御信号発生回路と同様の効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】 本発明の実施の形態１の半導体記憶装置の図
１に示す半導体記憶装置のアレイ制御部の構成を示す図
である。

【図３】 モード設定回路２２０の構成を示す概略ブロ
ック図である。

【図４】 実施の形態１のデータ出力バッファおよび出
力バッファ制御回路の構成を示す概略ブロック図であ
る。

【図５】 図４に示した出力バッファの動作を説明する
タイミングチャートである。

【図６】 本発明の実施の形態２のＯＥＭ発生回路３０
０の構成を示す概略ブロック図である。

【図７】 ＯＥＭ発生回路３００の動作を説明するタイ
ミングチャートである。

【図８】 本発明の実施の形態３の書込制御信号発生回
路４００の構成を示す概略ブロック図である。

【図９】 図１に示したデータ書込回路２０４の構成を
示す概略ブロック図である。

【図１０】 実施の形態４の書込制御信号発生回路６０
０の構成を示す概略ブロック図である。

【図１１】 書込制御信号発生回路６００の動作を説明
するタイミングチャートである。

【図１２】 本発明の実施の形態５のデータ入力バッフ
ァの構成を示す概略ブロック図である。

【図１３】 データ入力バッファ制御信号発生回路７２
０の構成を示す概略ブロック図である。

【図１４】 データ入力バッファ１５の動作を説明する
第１のタイミングチャートである。

【図１５】 データ入力バッファ１５の動作を説明する
第２のタイミングチャートである。

【図１６】 実施の形態６のデータ入力バッファの要部
を示す概略ブロック図である。

【図１７】 本発明の実施の形態７のカウンタ回路９０
０の構成を示す概略ブロック図である。

【図１８】 カウンタ回路９００の動作を説明するため
のタイミングチャートである。

【図１９】 本発明の実施の形態８のパルス信号発生回
路９４０の構成を示す概略ブロック図である。

【図２０】 実施の形態８のパルス信号発生回路９４０
の動作を説明するタイミングチャートである。

【図２１】 本発明の実施の形態９のパルス信号発生回
路９７０の構成を示す概略ブロック図である。

【図２２】 パルス信号発生回路９７０の動作を説明す
るタイミングチャートである。

【図２３】 従来の半導体記憶装置におけるハイパーペ
ージモードの動作を示すタイミングチャート図である。

【図２４】 従来の半導体記憶装置のパイプラインバー
ストモード動作を示すタイミングチャートである。

【図２５】 従来のデータ出力バッファ２０００の構成
を示す概略ブロック図である。

【図２６】 データ出力バッファ２０００の動作を説明
するためのタイミングチャートである。

【図２７】 従来のＯＥＭ発生回路２１００の構成を示
す概略ブロック図である。

【図２８】 ＯＥＭ発生回路２１００の動作を説明する
ための第１のタイミングチャートである。

【図２９】 ＯＥＭ発生回路２１００の動作を説明する
ための第２のタイミングチャートである。

【図３０】 従来のカウンタ回路の構成を示す概略ブロ
ック図である。

【図３１】 従来のカウンタ回路の動作を説明するため
のタイミングチャートである。

【図３２】 従来のパルス信号発生回路２２００の構成
を示す概略ブロック図である。

【図３３】 パルス信号発生回路２２００の動作を説明
する第１のタイミングチャートである。

【図３４】 パルス信号発生回路２２００の動作を説明
する第２のタイミングチャートである。

【符号の説明】

２，３，４，５ 外部制御信号入力端子、６ モード設
定用パッド、８ アドレス信号入力端子、９ アドレス
バッファ、１０ アドレスカウンタ、１５ 入力バッフ
ァ、１６ 出力バッファ、１７ データ入出力端子、２
０ 内部制御回路、２１ ＡＴＤ発生回路、２０１ メ
モリセルアレイ、２０２ アレイ制御部、２０３ 列デ
コーダ、２０４ 入出力回路、２０６ 行デコーダ、２
２０ モード設定回路、２３０、３００ ＯＥＭ発生回
路、４００、６００ 書込制御信号発生回路、７２０
入力バッファ制御信号発生回路、８００ 入力バッフ
ァ、９００ カウンタ、９４０、９７０ パルス信号発
生回路、１０００ 半導体記憶装置。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して記憶データ
   を出力する半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 前記外部クロック信号に応じて変化するコラムアドレス
   ストローブ信号の第１の活性化時に活性化され、列アド
   レス信号に従って、対応するメモリセル列を選択する列
   選択手段と、 前記対応するメモリセル列のメモリセルのデータを増幅
   する相補型読出増幅手段と、 前記相補型読出増幅手段の出力を受ける互いに相補な第
   １および第２のデータバスと、 前記第１および第２のデータバスのいずれかの電位レベ
   ルの変化に応じて、前記コラムアドレスストローブ信号
   の第２の活性化に応じて対応するデータを出力する出力
   バッファと、 前記コラムアドレスストローブ信号の前記第１の活性化
   後、前記第２の活性化までの期間において、前記出力バ
   ッファを活性化する制御手段とを備える、半導体記憶装
   置。
2. 【請求項２】 外部クロック信号に応じて変化するコラ
   ムアドレスストローブ信号の活性化に応じて読出された
   データが、前記コラムアドレスストローブ信号の活性化
   を含む第１の周期中に出力される第１のモードと、 前記読出されたデータが、前記第１の周期後の第２の周
   期において出力される第２のモードとを切換え可能な半
   導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 前記コラムアドレスストローブ信号の活性化時に活性化
   され、列アドレス信号に従って、対応するメモリセル列
   を選択する列選択手段と、 前記対応するメモリセル列のメモリセルのデータを増幅
   する読出増幅手段と、 外部からの設定に従って、前記第１および第２のモード
   を指定する動作モード指定信号を出力するモード設定手
   段と、 前記動作モード指定信号に応じて、前記第１のモードの
   場合は、前記コラムアドレスストローブ信号の活性化か
   ら所定時間遅延後に出力バッファ活性化信号を活性化
   し、前記第２のモードの場合は、前記コラムアドレスス
   トローブ信号の第２の周期の開始を検知するのに応じ
   て、前記出力バッファ活性化信号を活性化する制御手段
   と、 前記読出増幅手段の出力を受けて、前記出力バッファ活
   性化信号に応じて活性化され、対応するデータを出力す
   る出力バッファとを備える、半導体記憶装置。
3. 【請求項３】 前記制御手段は、 前記列アドレスの変化を検出して、アドレス変化検出信
   号を出力するアドレス遷移検出手段と、 前記コラムアドレスストローブ信号を受けて、前記動作
   モード指定信号に応じて、第１のモードでは前記所定時
   間遅延した内部遅延信号を出力し、前記第２のモードで
   は前記コラムアドレス信号をそのまま出力する可変遅延
   手段と、 前記コラムアドレスストローブ信号の周期を計数するカ
   ウント手段と、 前記第１のモードでは、前記アドレス変化検出信号の活
   性化および前記可変遅延手段の出力の活性化に応じて、
   前記出力バッファ活性化信号を活性化し、前記第２のモ
   ードでは前記カウント手段の出力および前記可変遅延手
   段の出力の活性化に応じて前記出力バッファ活性化信号
   を活性化する信号発生手段とを含む、請求項２記載の半
   導体記憶装置。
4. 【請求項４】 前記制御手段は、 外部制御信号により書込動作が指定されている場合、前
   記第１のモードのときは、前記コラムアドレスストロー
   ブ信号の活性化に応じて所定時間経過後にデータラッチ
   信号を活性とし、前記第２のモードのときは、前記コラ
   ムアドレスストローブ信号の活性化に応じてデータラッ
   チ信号を活性とする入力タイミング制御手段をさらに含
   み、 外部からの書込データを受ける入力バッファをさらに備
   え、 前記入力バッファは、前記データラッチ信号に応じて前
   記書込データを保持し、 前記入力バッファの出力を受けて、前記制御手段に制御
   され、前記列選択手段により選択されたメモリセル列の
   対応するメモリセルに前記書込データを与える書込手段
   をさらに備える、請求項２記載の半導体記憶装置。
5. 【請求項５】 前記カウント手段は、前記コラムアドレ
   スストローブ信号を入力として受ける縦続接続された複
   数のマスタスレーブ型フリップフロップ回路を含み、 前記マスタスレーブ型フリップフロップ回路のうち、２
   段目以後の前記マスタスレーブ型フリップフロップ回路
   は、前段のマスタ出力を受けて動作する、請求項３記載
   の半導体記憶装置。
6. 【請求項６】 半導体記憶装置であって、 コラムアドレスストローブ信号を含む外部制御信号を受
   けて、前記半導体記憶装置の読出動作および書込動作を
   制御する制御手段と、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、前記コラムアドレスストローブ信号の活性
   化時に活性化され、列アドレス信号に従って、対応する
   メモリセル列を選択する列選択手段と、 前記対応するメモリセル列のメモリセルのデータを増幅
   する読出増幅手段と、 前記制御手段に制御され、前記読出増幅手段の出力を受
   けて対応するデータを出力する出力バッファと、 外部からの書込データを受けて、前記制御手段で制御さ
   れ、前記列選択手段により選択されたメモリセル列の対
   応するメモリセルに前記書込データを与える書込手段と
   を備え、前記制御手段は、 前記出力バッファの活性期間中は、前記書込手段を不活
   性とする、半導体記憶装置。
7. 【請求項７】 外部クロック信号に同期して動作する半
   導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 コラムアドレスストローブ信号の活性化時に活性化さ
   れ、列アドレス信号に従って対応するメモリセル列を選
   択する列選択手段と、 前記コラムアドレスストローブ信号およびライトイネー
   ブル信号を含む外部制御信号に応じて、書込制御信号を
   出力する制御手段と、 外部からの書込データを受けて、前記書込制御信号に応
   じて、前記列選択手段により選択されたメモリセル列の
   対応するメモリセルに前記書込データを与える書込手段
   とを備え、 前記制御手段は、 前記コラムアドレスストローブ信号および前記ライトイ
   ネーブル信号により書込動作が指示されたことに応じ
   て、書込指示信号を活性状態に保持するラッチ手段と、 前記書込指示信号の活性化に応じて、所定のパルス長の
   前記書込制御信号を出力するパルス発生手段とを含み、 前記ラッチ手段は、前記書込制御信号の活性化に応じて
   リセットされる、半導体記憶装置。
8. 【請求項８】 外部からの書込データを受けて保持する
   入力バッファと、前記入力バッファからの書込データを
   前記書込手段に伝達する第１複数個のデータバスとをさ
   らに備え、 前記入力バッファは、前記書込データをそれぞれ受けて
   保持する前記第１複数個の第１のデータラッチ手段と、 前記第１のデータラッチ手段の出力を前記第１複数個の
   入力ノードに受け、外部制御信号に応じて対応する前記
   第１複数個の出力ノードとの接続を切換える切換手段
   と、 前記第１複数個の出力ノードからのデータをそれぞれ受
   けて保持し、対応する前記データバスに与える前記第１
   複数個の第２のデータラッチ手段とを含み、 前記切換手段は、 前記外部制御信号に応じて、前記入力ノードと対応する
   前記出力ノードとをそれぞれ導通状態とする第１の状態
   と、前記入力ノードのうちの所定の入力ノードと、選択
   された前記出力ノードのいずれかとを導通状態とする第
   ２の状態とを切換える、請求項６または７記載の半導体
   記憶装置。
9. 【請求項９】 入力パルス信号を受けて、第１の内部パ
   ルス信号を出力する第１のパルス発生手段を備え、 前記第１のパルス発生手段は、 前記入力パルス信号を受けて、遅延して出力する第１の
   遅延手段と、 前記第１の遅延手段の出力を受けて、遅延して出力する
   第２の遅延手段と、 前記第２の遅延手段の出力を反転する第１の反転手段
   と、 前記入力パルス信号および前記第１の反転手段の出力の
   論理積を出力する第１の論理演算手段とを含み、 前記第１の遅延手段の出力を受けて、第２の内部パルス
   信号を出力する第２のパルス発生手段をさらに備え、 前記第２のパルス発生手段は、 前記第１の遅延手段の出力を受けて、遅延して出力する
   第３の遅延手段と、 前記第３の遅延手段の出力を受けて、遅延して出力する
   第４の遅延手段と、 前記第４の遅延手段の出力を反転する第２の反転手段
   と、 前記第１の遅延手段の出力および前記第２の反転手段の
   出力の論理積を出力する第２の論理演算手段とを含み、 前記第１の論理演算手段および前記第２の論理演算手段
   の出力の論理和を制御信号として出力する第３の論理演
   算手段をさらに備える、制御信号発生回路。
10. 【請求項１０】 入力パルス信号を受けて、内部パルス
    信号を出力するパルス発生手段を備え、 前記パルス発生手段は、 前記入力パルス信号を受けて、遅延して出力する第１の
    遅延手段と、 前記第１の遅延手段の出力を反転する反転手段と、 前記入力パルス信号および前記反転手段の出力の論理積
    を出力する論理演算手段とを含み、 前記パルス発生手段の出力を受けて遅延して出力する第
    ２の遅延手段と、 前記論理演算手段の出力に応じて、出力する制御信号レ
    ベルがセットされ、前記第２の遅延手段の出力に応じ
    て、出力する制御信号レベルがリセットされるフリップ
    フロップ回路とを備える、制御信号発生回路。