JPH0214499A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0214499A JPH0214499A JP63164567A JP16456788A JPH0214499A JP H0214499 A JPH0214499 A JP H0214499A JP 63164567 A JP63164567 A JP 63164567A JP 16456788 A JP16456788 A JP 16456788A JP H0214499 A JPH0214499 A JP H0214499A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、例えばマスクＲＯＭのような製造段階で情報
が書き込まれる形式の半導体メモリ装置に関する。
が書き込まれる形式の半導体メモリ装置に関する。
（従来の技術）
近年、マスクＲＯＭのような半導体メモリ装置に於いて
は、寸法の微細化及び記憶容量の大容量化に伴って、そ
の製造歩留りを改善するために種々の構造が採用されて
いる。
は、寸法の微細化及び記憶容量の大容量化に伴って、そ
の製造歩留りを改善するために種々の構造が採用されて
いる。
そのような構造の第１の例としては、誤り訂正回路を内
蔵した形式のマスクＲＯＭがあり、一部で実用化されて
いる。
蔵した形式のマスクＲＯＭがあり、一部で実用化されて
いる。
また、第２の例としては、ＲＡＭ等で用い、られている
ような予備のメモリアレイを設けておき、不良のアレイ
が存在した場合、この予備のアレイに置き換えるように
したものがある。
ような予備のメモリアレイを設けておき、不良のアレイ
が存在した場合、この予備のアレイに置き換えるように
したものがある。
（発明が解決しようとする課題）
しかしながら、誤り訂正回路を内蔵した上述の第１の構
造では、誤り訂正回路を余分に内蔵するものであるため
、チップ面積が２０％以上も増大するという欠点があっ
た。
造では、誤り訂正回路を余分に内蔵するものであるため
、チップ面積が２０％以上も増大するという欠点があっ
た。
また、第２の構造例、即ち予備アレイを設けるものに於
いては、マスクＲＯＭの場合、情報は製造段階で書き込
まれるため、このような予備アレイを用いた構造をマス
クＲＯＭに適用することは非常に困難である。
いては、マスクＲＯＭの場合、情報は製造段階で書き込
まれるため、このような予備アレイを用いた構造をマス
クＲＯＭに適用することは非常に困難である。
ところで、大容量化に伴って、メモリ空間の全メモリ領
域を使用せず、従って未使用の領域が発生する可能性が
高くなっている。このような場合、欠陥ビットが未使用
領域で発生している場合には、実際の使用に際してはア
クセスされない領域であるため、そのような欠陥ビット
の存在は実際の使用上は問題がない、しかしながら、半
導体メモリ装置の出荷段階に行う出荷試験に際しては、
使用領域と未使用領域との判別が付かないため、欠陥ビ
ットが未使用領域内にのみ存在している場合も不良品と
判断される。このように、実使用上問題のない半導体メ
モリ装置であっても不良品として扱わざるを得ないとい
う問題があった。
域を使用せず、従って未使用の領域が発生する可能性が
高くなっている。このような場合、欠陥ビットが未使用
領域で発生している場合には、実際の使用に際してはア
クセスされない領域であるため、そのような欠陥ビット
の存在は実際の使用上は問題がない、しかしながら、半
導体メモリ装置の出荷段階に行う出荷試験に際しては、
使用領域と未使用領域との判別が付かないため、欠陥ビ
ットが未使用領域内にのみ存在している場合も不良品と
判断される。このように、実使用上問題のない半導体メ
モリ装置であっても不良品として扱わざるを得ないとい
う問題があった。
本発明はこのような現状に鑑みて成されたものであり、
その目的とするところは、未使用領域中の欠陥をチップ
面積をさほど増大させることなく救済することが可能な
構造が備えられた半導体メモリ装置を提供することにあ
る。
その目的とするところは、未使用領域中の欠陥をチップ
面積をさほど増大させることなく救済することが可能な
構造が備えられた半導体メモリ装置を提供することにあ
る。
（課題を解決するための手段）
本発明の半導体メモリ装置は、製造段階で情報が書き込
まれる半導体メモリ装置であって、Ｘ方向のアドレス入
力に応じて選択される１のワード線に沿って、複数個の
情報ビット記憶セルと、該情報ビット記憶セルに書き込
まれた情報が、ある特定のビットパターンにより構成さ
れていることを記憶するための検出ビット記憶セルとを
備え、Ｘ方向及びＹ方向のアドレス入力に応じて選択さ
れた情報ビット記憶セルから読み出された記憶情報と、
該Ｘ方向のアドレス入力に応じて選択された検出ビット
記憶セルから読み出された記憶情報とにより読み出し情
報が決定されており、そのことにより上記目的が達成さ
れる。
まれる半導体メモリ装置であって、Ｘ方向のアドレス入
力に応じて選択される１のワード線に沿って、複数個の
情報ビット記憶セルと、該情報ビット記憶セルに書き込
まれた情報が、ある特定のビットパターンにより構成さ
れていることを記憶するための検出ビット記憶セルとを
備え、Ｘ方向及びＹ方向のアドレス入力に応じて選択さ
れた情報ビット記憶セルから読み出された記憶情報と、
該Ｘ方向のアドレス入力に応じて選択された検出ビット
記憶セルから読み出された記憶情報とにより読み出し情
報が決定されており、そのことにより上記目的が達成さ
れる。
（作用）
上述の構成を有する本発明の半導体メモリ装置では、例
えば未使用領域内の各ワード線の情報ビット記憶セルに
は特定のビットパターンくこの場合、全ての情報ビット
記憶セルが「１」）が書き込まれ、該ワード線の検出ビ
ット記憶セルにはそのことを示す情報が書き込まれる。
えば未使用領域内の各ワード線の情報ビット記憶セルに
は特定のビットパターンくこの場合、全ての情報ビット
記憶セルが「１」）が書き込まれ、該ワード線の検出ビ
ット記憶セルにはそのことを示す情報が書き込まれる。
従って、例えば試験の際に未使用領域がアドレス指定さ
れた場合、未使用領域の各ワード線から読み出される情
報は、その検出ビット記憶セルに書き込まれている情報
により決定され、該ワード線の全ての情報ビット記憶セ
ルが１であることが読み出されることになる。よって、
未使用領域中に欠陥ビットが存在していたとしても、未
使用領域であることを示す情報が得られる。
れた場合、未使用領域の各ワード線から読み出される情
報は、その検出ビット記憶セルに書き込まれている情報
により決定され、該ワード線の全ての情報ビット記憶セ
ルが１であることが読み出されることになる。よって、
未使用領域中に欠陥ビットが存在していたとしても、未
使用領域であることを示す情報が得られる。
このように、本発明の半導体メモリ装置では、欠陥ビッ
トが存在していても、検出ビット記憶セルにより救済す
ることが可能となる。しかも、１のワード線に沿って複
数個の情報ビット記憶セルと共に少なくとも１個の検出
ビット記憶セルを配置するだけであるため、チップ面積
をさほど増大させることもない。
トが存在していても、検出ビット記憶セルにより救済す
ることが可能となる。しかも、１のワード線に沿って複
数個の情報ビット記憶セルと共に少なくとも１個の検出
ビット記憶セルを配置するだけであるため、チップ面積
をさほど増大させることもない。
（実施例）
本発明を実施例について以下に説明する。
第１図は本発明の一実施例の回路構成図であり、第２図
は、下位のアドレス入力（Ａ ＠〜Ａ、）をＹ方向（コ
ラム）アドレス、上位のアドレス入力（Ａ６以上）をＸ
方向（ロウ）アドレスに割り当てた場合の、Ｙ方向アド
レスとコラムデコード出力との関係を示す図である。尚
、第３図に示すメモリ空間１に於いて、アドレス１００
Ｈ〜ＩＦＦＨが未使用領域２（データはＦＦＨ）である
と仮定する。
は、下位のアドレス入力（Ａ ＠〜Ａ、）をＹ方向（コ
ラム）アドレス、上位のアドレス入力（Ａ６以上）をＸ
方向（ロウ）アドレスに割り当てた場合の、Ｙ方向アド
レスとコラムデコード出力との関係を示す図である。尚
、第３図に示すメモリ空間１に於いて、アドレス１００
Ｈ〜ＩＦＦＨが未使用領域２（データはＦＦＨ）である
と仮定する。
第１図に於いて、ＷＬＫ及びＷＬアは、それぞれ、ワー
ド線を示し、ＢＬ、ＢＬ＠、ＢＬ７、Ｂ Ｌ ２ｄ９％
ＢＬ２６．はそれぞれビット線を示している。また、Ｍ
、（ｉは整数であり、第１図ではｉ＝７及びｋの部分の
みが図示されている）は検出ビット記憶セルを、Ｍｌ、
、は情報ビット記憶セルを示している。
ド線を示し、ＢＬ、ＢＬ＠、ＢＬ７、Ｂ Ｌ ２ｄ９％
ＢＬ２６．はそれぞれビット線を示している。また、Ｍ
、（ｉは整数であり、第１図ではｉ＝７及びｋの部分の
みが図示されている）は検出ビット記憶セルを、Ｍｌ、
、は情報ビット記憶セルを示している。
各情報ビット記憶セルＭ＋、、は、「０」は高閾値電圧
となるように、「１」は低閾値電圧（通常のエンハンス
メントトランジスタと同様）となるように製造段階に於
いて書き込まれる。尚、破線で囲まれたトランジスタ３
．４は高閾値であることを示す、また、検出ビット記憶
セルＭ１は、同一のワード線ＷＬＫ又はＷＬ７に接続さ
れている情報ビット記憶セルＭ ＋ 、 Ｊのすべての
書込み情報が「１」のとき、低閾値電圧となるように、
それ以外の場合に高閾値電圧となるように書き込まれて
いる。
となるように、「１」は低閾値電圧（通常のエンハンス
メントトランジスタと同様）となるように製造段階に於
いて書き込まれる。尚、破線で囲まれたトランジスタ３
．４は高閾値であることを示す、また、検出ビット記憶
セルＭ１は、同一のワード線ＷＬＫ又はＷＬ７に接続さ
れている情報ビット記憶セルＭ ＋ 、 Ｊのすべての
書込み情報が「１」のとき、低閾値電圧となるように、
それ以外の場合に高閾値電圧となるように書き込まれて
いる。
ビットａＢＬはセンスアンプＳＡに接続されており、他
のビット線ＢＬ、〜ＢＬ２Ｓ＆はセンスアンプＳＡｌ、
〜ＳＡ、に接続されている。尚、Ｃｓ及びＣ３１は、そ
れぞれ、コラム選択信号を示している。
のビット線ＢＬ、〜ＢＬ２Ｓ＆はセンスアンプＳＡｌ、
〜ＳＡ、に接続されている。尚、Ｃｓ及びＣ３１は、そ
れぞれ、コラム選択信号を示している。
センスアンプＳＡの出力はＡＮＤゲートＧｌＩ〜Ｇ７に
入力されている。センスアンプＳＡ、〜ＳＡ７の出力は
それぞれＡＮＤゲート０９〜Ｇ７に入力されている。Ａ
ＮＤゲー） Ｇ ｏ〜Ｇ７の出力はそれぞれ出力バッフ
ァ回路Ｂ０〜Ｂ７を介して出力データＤ、〜Ｄ７として
出力される。尚、各センスアンプＳ Ａ 、 Ｓ Ａ
ｅ 〜Ｓ Ａ ７の出力は、各ビット線がＬＯＷレベ
ルのときＬＯＷ、ビット線がＨＩＧＨレベルのときＨＩ
ＧＨとなるように構成されている。
入力されている。センスアンプＳＡ、〜ＳＡ７の出力は
それぞれＡＮＤゲート０９〜Ｇ７に入力されている。Ａ
ＮＤゲー） Ｇ ｏ〜Ｇ７の出力はそれぞれ出力バッフ
ァ回路Ｂ０〜Ｂ７を介して出力データＤ、〜Ｄ７として
出力される。尚、各センスアンプＳ Ａ 、 Ｓ Ａ
ｅ 〜Ｓ Ａ ７の出力は、各ビット線がＬＯＷレベ
ルのときＬＯＷ、ビット線がＨＩＧＨレベルのときＨＩ
ＧＨとなるように構成されている。
次に、本実施例の動作を説明する。未使用領域２を試験
する場合には、ワード線ＷＬ７が選択され、ＨＩ ＧＨ
レベルとなる。未使用領域２のデータはＦＦ、であるの
で、検出ビット記憶セルＭ７及び情報ビット記憶セルＭ
７．８〜Ｍ７．２６５は「１」であるため低閾値電圧と
なっている。検出ビット記憶セルＭ７は低閾値電圧とな
っているのでオン状態となり、ビット線ＢＬはＬＯＷレ
ベルとなる。よって、センスアンプＳＡの出力がＬＯＷ
レベルとなるので、ＡＮＤゲートＧ、〜Ｇ７の出力は全
てＬＯＷレベルとなる。換言すれば、情報ビット記憶セ
ルから読み出された記憶情報、即ちビット線ＢＬｇ〜Ｂ
Ｌ ２５５に接続されているセンスアンプＳＡ、〜ＳＡ
７の出力の如何に拘らず、出力データＤゎ〜Ｄ７は、未
使用領域のデータＦＦＨに対応した出力となる。
する場合には、ワード線ＷＬ７が選択され、ＨＩ ＧＨ
レベルとなる。未使用領域２のデータはＦＦ、であるの
で、検出ビット記憶セルＭ７及び情報ビット記憶セルＭ
７．８〜Ｍ７．２６５は「１」であるため低閾値電圧と
なっている。検出ビット記憶セルＭ７は低閾値電圧とな
っているのでオン状態となり、ビット線ＢＬはＬＯＷレ
ベルとなる。よって、センスアンプＳＡの出力がＬＯＷ
レベルとなるので、ＡＮＤゲートＧ、〜Ｇ７の出力は全
てＬＯＷレベルとなる。換言すれば、情報ビット記憶セ
ルから読み出された記憶情報、即ちビット線ＢＬｇ〜Ｂ
Ｌ ２５５に接続されているセンスアンプＳＡ、〜ＳＡ
７の出力の如何に拘らず、出力データＤゎ〜Ｄ７は、未
使用領域のデータＦＦＨに対応した出力となる。
尚、未使用領域に欠陥ビットが存在する場合だけでなく
、同一データがあるメモリ領域を占めている場合にも、
本発明を適用し得る。
、同一データがあるメモリ領域を占めている場合にも、
本発明を適用し得る。
（発明の効果）
このように、本発明によれば、１のワード線に沿って複
数個の情報ビット記憶セルと共に、ある特定ビットパタ
ーンのデータを検出するための検出ビット記憶セルが備
えられているので、マスクＲＯＭ等の半導体メモリ装置
の動作速度を損なうことなく、未使用領域における欠陥
ビットを救済することができる。従って、本発明の半導
体メモリ装置の製造歩留りは大きく改善されることにな
る。また、１のワード線に沿って検出ビット記憶セルを
配置するだけであるため、チップ面積をさほど増大させ
ることもないため、従来例の誤り訂正回路を内蔵した半
導体メモリ装置の場合のようにチップが大型化する恐れ
もない。
数個の情報ビット記憶セルと共に、ある特定ビットパタ
ーンのデータを検出するための検出ビット記憶セルが備
えられているので、マスクＲＯＭ等の半導体メモリ装置
の動作速度を損なうことなく、未使用領域における欠陥
ビットを救済することができる。従って、本発明の半導
体メモリ装置の製造歩留りは大きく改善されることにな
る。また、１のワード線に沿って検出ビット記憶セルを
配置するだけであるため、チップ面積をさほど増大させ
ることもないため、従来例の誤り訂正回路を内蔵した半
導体メモリ装置の場合のようにチップが大型化する恐れ
もない。
、・ を−日
第１図は本発明の一実施例の回路図、第２図はＹ方向ア
ドレス入力とコラムレコード出力との関係を示す図、第
３図は未使用領域を説明するためのメモリ空間を示す図
である。
ドレス入力とコラムレコード出力との関係を示す図、第
３図は未使用領域を説明するためのメモリ空間を示す図
である。
ＢＬ、ＢＬ、〜ＢＬ２５５・・・ビット線、Ｇｌｌ〜Ｇ
７・・・ＡＮＤゲート、 Ｍ７・・・検出ビット記憶セル、 Ｍ７．９〜Ｍ？、２．．・・・情報ビット記憶セル、Ｓ
Ａ、ＳＡ、〜ＳＡ、・・・センスアンプ、ＷＬＫ。
７・・・ＡＮＤゲート、 Ｍ７・・・検出ビット記憶セル、 Ｍ７．９〜Ｍ？、２．．・・・情報ビット記憶セル、Ｓ
Ａ、ＳＡ、〜ＳＡ、・・・センスアンプ、ＷＬＫ。
ＷＬ７・・・ワード線。
以
上
Claims (1)
- 【特許請求の範囲】 １、製造段階で情報が書き込まれる半導体メモリ装置で
あって、 Ｘ方向のアドレス入力に応じて選択される１のワード線
に沿って、複数個の情報ビット記憶セルと、該情報ビッ
ト記憶セルに書き込まれた情報が、ある特定のビットパ
ターンにより構成されていることを記憶するための検出
ビット記憶セルとを備え、 Ｘ方向及びＹ方向のアドレス入力に応じて選択された情
報ビット記憶セルから読み出された記憶情報と、該Ｘ方
向のアドレス入力に応じて選択された検出ビット記憶セ
ルから読み出された記憶情報とにより読み出し情報が決
定される、半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456788A JP2527216B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456788A JP2527216B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214499A true JPH0214499A (ja) | 1990-01-18 |
| JP2527216B2 JP2527216B2 (ja) | 1996-08-21 |
Family
ID=15795621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456788A Expired - Lifetime JP2527216B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527216B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066400A (ja) * | 1983-09-21 | 1985-04-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| JPS6276100A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-06-30 JP JP16456788A patent/JP2527216B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066400A (ja) * | 1983-09-21 | 1985-04-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| JPS6276100A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527216B2 (ja) | 1996-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |