JPS6276100A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ発明の技術分野］ この発明は読出し専用の半導体記憶装置に係り、特に誤
りデータを訂正する機能を備えた大容量の半導体記憶ｖ
ｔ置に関する。

［発明の技術的背景とその問題点］ 大容量の読出し専用半導体記憶装置（以下、ＲＯＭと称
する）における少数ビット不良の救済方法として従来で
は、符号を用いた誤り検出訂正方法、不良ビットアドレ
スを検出しこのアドレスが供給されたときに出力を補正
する方法、ロウデコーダ及びカラムデコーダに検出回路
を設けて出力を補正する方法、等が提案されている。と
ころが、符号を用いた誤り検出訂正方法では符号記憶用
のメモリセルの数が本体セルの約２０％程度必要である
ため、チップサイズが大型化すると共にデータを出力す
る毎にｆＡ算回路を動作させるためデータのアクセス時
間が遅くなるという欠点がある。また不良ヒツトアドレ
スを検出して出力補正を行なう方法では１ビツトの不良
を救済するためにアドレス入力端子と同数のヒユーズを
プログラムする必要があり、一つのロウもしくはカラム
不良に対しては効果が全くないという欠点がある。さら
にロウデコーダ及びカラムデコーダに検出回路を設けて
出力を補正する方法では同一ロウ内もしくはカラム内の
不良に対しては救済が可能であるが、ランダムな２ビツ
ト以上の不良に対しては全く効果がない。

最近では記憶容量が１ＭビットのＲＯＭが開発されてお
り、このように権めて大容量のＲＯＭは、半導体基板等
の結晶格子欠陥による歩留り低下が無視できなくなるた
め少数ビット不良の救済が必要不可欠になると考えられ
る。

［￥ｌ明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ランダムに発生する複数の不良ビッ
トをアクセス時間が遅れることなしに救済することがで
き、かつビット不良訂正様能の付加による集積回路化の
際のチップサイズの増大を比較的少なくできる半導体記
憶装置を提供することにある。

［発明の概要１ 上記目的を達成するためこの発明にあっては、行及び列
方向に配列された複数のメモリセルからなるメモリセル
アレイ内のメモリセルをロウデコーダ及びカラムデコー
ダの出力で選択してデータを読出し、かつロウデコーダ
の各出力端には第１の不良アドレス検出回路を、カラム
デコーダの各出力端には第２の不良アドレス検出回路を
それぞれ設け、これら第１及び第２の不良アドレス検出
回路の検出信号に基づき上記メモリセルからの読出しデ
ータを補正して正常なデータを出力するようにした半導
体記憶装置において、上記第１及び第２の不良アドレス
検出回路それぞれを少数の群に分け、各群では不良アド
レス検出回路の各出力端を共通に接続し、不良セルが存
在している行及び列に対応した第１の不良アドレス検出
回路の群及び第２の不良アドレス検出回路の群の出力を
選択しその論理和を得る論理手段を設け、この論理手段
の出力に基づいて上記メモリセルがらの読出しデータを
補正するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

図はこの発明に係る半導体記憶装置の構成を示す回路図
である。１０はＭＯＳ　ｔ−ランジスクからなる複数の
メモリセル１１を行（ロウ）方向及び列（カラム）方向
に配列したメモリセルアレイである。このメモリセルア
レイ１０内の各メモリセル１１のゲートは？！数の行線
１２ｉ（ｉ＝１．２・・・）のうち対応する一つに接続
され、ドレインは複数のダＩＧ！Ｊ１３ｊ　　＜ｊ＝１
．２・・・）のうち対応する一つに接続され、かつ全て
のソースは基準雷位Ｖ　５　ｇ（アース）に接続されて
いる。上記複数の行線１２にはロウデコーダを構成する
？！数のデコード用のノアゲート１４それぞれの出力が
供給されるようになっている。そしてこれらノアゲート
１４は例えば４個の群に分けられ、これによりロウデコ
ーダは第１ないし第４のロウデコーダ１５１ないし１５
４に区分されている。

上記複数の列線１３の途中には列線選択用の〜１０Ｓ　
＋−ランジスタ１６かそれぞれ挿入され、これらトラン
ジスタ１６の一端は共通接続されている。また上記列線
選択用のＭＯＳトランジスタ１Ｇのゲートにはカラムデ
コーダを構成する複数のデコード用のノアゲー１〜１７
それぞれの出力端が接続された複数の列線選択線１８ｋ
（ｋ＝１．２・・・）のうち対応するものの信号が供給
されるようになっている。

そして上記ノアゲー１−１７は例えば４個の群に分けら
れ、これによりカラムデコーダ（ま第１ないし第４のカ
ラムデコーダ１９１ないし１９４に区分されている。ま
た上記トランジスタ１６の一端の共通接続点２０にはセ
ンス・アンプ２１の入力端子が接、続されており、この
センス・アンプ２１の出力は排他的論理和回路（イクス
クルーシブ・オア）２２の一方入力端子に供給される。

さらにこの排他的論理和回路２２の出力は出力バッファ
２３を介して前記メモリセル１１からの跣出しデータと
して出力される。

上記（１線１２の先′Ｊんにはロウ側の複数の各不良ア
ドレス検出回路２４がそれぞれ接続されている。これら
の不良アドレス検出回路２４はそれぞれ、一方入力端子
が対応する行線１２に接続されたアンドゲート２５、こ
のアンドゲート２５の他方入力端子と電源電位Ｖｃｃと
の間に挿入された負荷抵抗２Ｇ及びこの他方入力端子と
アースとの間に挿入されたヒユーズ２７とから構成され
ている。また、これらの不良アドレス検出回路２４は上
記第１ないし第４のロウデコーダ１５１ないし１５４に
対応して４８１の不良アドレス検出回路群２８１ないし
２８４に分けられ、各不良アドレス検出回路群２８内の
アンドゲート２５の出力端子は共通に接続されている。

上記列線選択線１８の先端にはカラム側の複数の各不良
アドレス検出回路２つがそれぞれ接続されている。これ
らの不良アドレス検出回路２９はそれぞれ上記ロウ側の
不良アドレス検出回路２４と同様に構成されており、一
方入力端子が上記行線１２０代わりに対応する列線選択
線１８に接続されている。

これらの不良アドレス検出回′ｌＸ２９は上記第１ない
し第４のカラムデコーダ１９１ないし１９４に対応して
４個の不良アドレス検出回路群３０１ないし３０４に分
けられ、各不良アドレス検出回路ＩＪ３０内のアンドゲ
ート２５の出力端子は共通に接続されている。

上記ロウ側の４個の不良アドレス検出回路群２８１ない
し２８４及びカラム側の４個の不良アドレス検出回路群
３０．ないし３０４の出力は４ｇのカラム群選択回路３
１１ないし３１４に供給される。これらのカラム群選択
回路３１１ないし３１４は一つの回路３１．で例示する
ように、４個の３人カアンドゲート３２ないし３５．４
個のヒユーズ３６ないし３９及び４１１１］の負荷抵抗
４０ないし４３で構成されている。そしてアンドゲート
３２ないし３５の第１の入力端子には一端が′Ｒ源電位
Ｖｃｃに接続された上記各負荷抵抗４０ないし４３それ
ぞれの他端が接続されていると共に、一端がアースに接
続された上記各ヒユーズ３７ないし３９それぞれの１！
！！端が接続されている。

またアンドゲート３２ないし３５の各第２の入力端子に
は上記ロウ側の第１の不良アドレス検出回路２８１の出
力が並列に供給される。さらにアンドゲート３２ないし
３５の第３の入力端子にはカラム側の第１ないし第４の
不良アドレス検出回路３０１ないし３０４それぞれの出
力が供給される。カラム群選択回路３１２では上記ロウ
側の第１の不良アドレス検出回路２８１の出力の代わり
にロウ側の第２の不良アドレス検出回路２８２の出力が
、カラム群選択回路３１３ではロウ側の第３の不良アド
レス検出回路２８３の出力が、カラム群選択回路３１４
ではロウ側の第４の不良アドレス検出回路２８４の出力
がそれぞれのアンドゲート３２ないし３５の第２の入力
端子に並列に供給される。これら４個のカラム群選択回
路３１１ないし３１４内の全てのアンドゲート３２ない
し３５の出力端子は共通に接続され、この共通接続点４
４の信号が前記排他的論理和回路２２の他方入力端子に
供給される。

このような構成において例えば一つの行線１２１と一つ
の列線１３１　とが交差する箇所に配置されているメモ
リセル１１にビット不良が発生した場合、この行線１２
１が接続されたロウ側の不良アドレス検出回路群２８．
の不良アドレス検出回路２４内のヒユーズ２７及びこの
列線１３１が接続されたカラム側の不良アドレス検出回
路群３０１の不良アドレス検出回路２つ内のヒユーズ２
７を切断する。ざらにカラム群選択回路３１．において
上記不良アドレス検出回路群２８．及び不良アドレス検
出回路ｕ３０１それぞれの出力が供給されるアンドゲー
ト３２に接続されたヒユーズ３６を切断する。

これにより第１のロウデコーダ１５１及び第１のカラム
デコーダ１９１で上記不良セルが選択され、このメモリ
セル１１からデータが読み出されるときに、ロウ側の不
良アドレス検出回路群２８１及びカラム側の不良アドレ
ス検出回路群３０１の出力が共に゛１パレベルになる。

この不良アドレス検出回路群２８！と３０．の出力が供
給されるカラム群選択回路３１１内のアンドゲート３２
ではそこに接続されたヒユーズ３６が予め切断されてお
り、第１の入力端子は負荷抵抗４０によって゛′１′ル
ベルに設定されているため、このアンドゲート３２の出
力は゛°１″レベルにされる。このとき上記メモリセル
１１がら読み出され、センス・アンプ２１で検出される
デー夕は誤まっており、すなわち反転しており、この反
転データが排他的論理和回路２２に供給される。

このとき、この排他的論理和回路２２の他方入力端子に
はカラムｌ！￥選択回路３１１から出力される゛１″レ
ベルの信号が供給される。この結果、上記センス・アン
プ２１で検出された誤りデータはこの排他的論理和回路
２２で反転されて正、しいデータに訂正され、出力バッ
フ７２３に供給される。またメモリセル１１から正しい
データが読出される場合にはカラム群選択回路３１１な
いし３１４の出力は゛°Ｏパレベルにされ、センス・ア
ンプ２１の検出データはこの排他的論理和回路２２から
そのままのレベルで出力される。

このような構成によればメモリセルアレイ１０内に不良
セルが発生した場合に、不良アドレス検出回路群２８も
しくは３０の群の数と同じ数の不良セルデータを訂正す
ることができる。しかも異なる行線１２や異なる列線１
３に接続され、ランダムに発生する不良セルを救済する
ことができる。しかも従来のように符号を用いた誤り検
出訂正方法ではないので、符号記憶用のメモリセルは不
要であり、訂正機能を付加したことによるチップサイズ
の大型化はこの従来方法のものに比較して十分押さえる
ことができる。さらにデータを出力する毎に演算回路を
動作させる必要がないので、データのアクセス時間の遅
れは最少限にすることができる。

また１ビツトの不良セルに対して合計３個のヒユーズを
切断すればよく、ヒユーズのプログラムに要する時間は
、この種の従来回路のものに比較して大幅に短縮するこ
とができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではロウ側の不良アドレス検出回路群２８及
びカラム側の不良アドレス検出回路群３０それぞれを四
つ設け、４ビツトの不良セルの救済が可能な記憶装置に
この発明を実施した場合について説明しなか、これは不
良アドレス検出回路群２８及びカラム側の不良アドレス
検出回路群３０それぞれを必要な数だけ設けるようにし
てもよい。

［発明の効果］ 以上説明したようにこの発明によれば、ランダムに発生
する複数の不良ビットをアクセス時間が遅れることなし
に救済することができ、かつビット不良訂正機能の付加
による集積回路化の際のチップサイズの増大を比較的少
なくできる半導体記憶装置を提供することができる。

【図面の簡単な説明】

図はこの発明の一実施例の構成を示す回路図である。 １０・・・メモリセルアレイ、１１・・・メモリセル、
１２・・・行線、１３・・・列線、１４．１７・・・ノ
アゲート、１５・・・ロウデコーダ、１６・・・列線選
択用のＭＯＳトランジスタ、１８・・・列線選択線、１
９・・・カラムデコーダ、２１・・・センス・アンプ、
２２・・・排他的論理和回路、２３・・・出力バッファ
、２４．２９・・・不良アドレス検出回路、２８．３０
・・・不良アドレス検出回路群、３１・・・カラム群選
択回路。

Claims (1)

【特許請求の範囲】
1. 行及び列方向に配列された複数のメモリセルからなるメ
   モリセルアレイ内のメモリセルをロウデコーダ及びカラ
   ムデコーダの出力で選択してデータを読出し、かつロウ
   デコーダの各出力端には第１の不良アドレス検出回路を
   、カラムデコーダの各出力端には第２の不良アドレス検
   出回路をそれぞれ設け、これら第１及び第２の不良アド
   レス検出回路の検出信号に基づき上記メモリセルからの
   読出しデータを補正して正常なデータを出力するように
   した半導体記憶装置において、上記第１及び第２の不良
   アドレス検出回路それぞれを複数の群に分け、各群では
   不良アドレス検出回路の各出力端を共通に接続し、不良
   セルが存在している行及び列に対応した第１の不良アド
   レス検出回路の群及び第２の不良アドレス検出回路の群
   の出力を選択しその論理和を得る論理手段を設け、この
   論理手段の出力に基づいて上記メモリセルからの読出し
   データを補正するように構成したことを特徴とする半導
   体記憶装置。