JPH02145015A - 連続パルス信号検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は従来より少ない素子数で構成でき、しかも基準
信号が設定しやすく、安定動作が保証できる連続パルス
信号検出装置に関するものである。

従来の技術 一般的な連続パルス検出装置は、被検出信号を遅延させ
たタイミングに基準信号を設定し、第３図に示す回路図
のように構成される。

すなわち、従来装置は、第１．第２．第３のフリップフ
ロップ（Ｄ型、以下Ｆ−Ｆと記す）１゜２．３を有し、
各々のクロック入力端子（ＣＫ）は基準信号印加端子１
２に接続され、第１のＦ・Ｆｌは入力端子（Ｄ）が、被
検出信号印加端子１１に接続され、第２．第３のＦ−Ｆ
２，３は各各入力端子（Ｄ）が、各々前段の非反転出力
信号端子（Ｑ）に接続されると共に３人カ一致ゲート（
ＡＮＤ回路）９の入力端子に接続され、残りの入力端子
に前記第３のＦ−Ｆ３の非反転出力信号が印加され、前
記一致ゲート９°の出力信号が第４のＦ−Ｆ４の入力端
子（Ｄ）に印加され、そのクロック入力端子（ＣＫ）は
、反転ゲート（インバータ）１０を介して基準信号印加
端子に接続されている。その動作波形を第４図に示す。

第４図で１１は被検出信号、１２は基準信号、４（Ｑ）
は検出結果出力信号、１　（Ｑ）、２　（Ｑ）、３　（
Ｑ）はＦ−Ｆｌ、２．３の出力信号である。

まず、被検出信号を遅延したタイミングに基準信号を設
定する。この基準信号は不連続になることはなく、被検
出信号をサンプリング（ラッチ）するクロックとして用
いる。この基準信号を発生するのはシステム上容易な場
合が多く、タイミングも容易に設定できる。

さて、被検出信号が人力されない時は、Ｆ−Ｆｌの入力
端子（Ｄ）の“Ｏ”が基準信号の立ち上がりエツジ毎に
Ｆ−Ｆｌに取り込まれ、順次Ｆ・Ｆ２．Ｆ−Ｆ３へ送ら
れていき、連続パルス検出ゲート９の出力は“０”のま
まである。次に時刻Ｌ２で被検出信号の１発目が到来す
ると基準信号の立ち上がりエツジでＦ−Ｆｌに取り込ま
れ、時刻ｔゴ、ｔ４と連続して被検出信号が到来すると
Ｆ−Ｆｌには“１″が取り込まれ続ける。またＬ３でＦ
−Ｆ２にはＦ−Ｆｌの出力“１”が取り込まれ、ｔ４で
ではＦ−Ｆ３にＦ−Ｆ２の出力“１”が取り込まれる。

したがってｔ４において連続パルス検出ゲート９の出力
は“Ｏ”から“１”に移行し、その結果は基準信号の立
ち下がりでＦ−Ｆ４に取り込まれ、３連発以上到来して
も結果は変化しない。一方、被検出信号が１発でも到来
しなければその時点（ｔ６）で連続パルス検出ゲート９
の出力は“０”に復帰し、Ｆ−Ｆ４のラッチ出力も基準
信号の立ち下がりで“０”に復帰する。

以上のように動作することにより、被検出信号が３発以
上連続して到来すると３発目の時点で出方信号を発生さ
せることができる。

発明が解決しようとする課題 しかしながら、以上に示した連続パルス信号検出装置で
は、連続検出するパルスの数が増えるとそのパルス数だ
けシフトレジスタを構成するＦ・Ｆの個数が必要であり
、また連続パルス検出ゲート９の入力端子数とデコード
の配線数も増加することになり、集債回路として用いる
には、消費電力、チップサイズ共大きくなってしまう。

課題を解決するための手段 以上のような問題点を解決するために、本発明は、連続
パルス信号（被検出信号）の最初の１発目の到来により
、カウンタのリセットを解除し、そのカウンタにより２
発目以降の被検信号をカウントするようにし、１発でも
到来しなければ前記カウンタはリセットされるようにし
たものである。

作用 被検出信号の２発目以降をカウンタによりカウントする
ことにより連続検出のパルス数が増加しても、カウンタ
の段数を１段増加させるだけで２倍の数の検出ができ、
ｆＪ積化した場合、消費電力、チップサイズの増大をま
ねかない。

実施例 本発明の実施例を第１図、第２図を用いて説明する。第
１図が実施例の回路構成図であり、第２図がその動作タ
イミング図である。

第１のＦ−Ｆｌ（Ｔ型）のクロック入力端子（ＣＫ）が
被検出信号印加端子１１に接続され、反転出力端子Ｑが
第２のＦ−Ｆ２（Ｔ型）のクロック入力端子（ＣＫ）に
接続され、Ｆ−Ｆ２の非反転出力端子（Ｑ）が、第３の
Ｆ−Ｆ４のクロック入力端子（ＣＫ）に接続され、Ｆ−
Ｆ４の入力端子りが電源電位に固定され、非反転出力端
子が検出結果出力信号出力端子１３に接続され、第４の
Ｆ−Ｆ５のクロック入力端子（ＣＫ　）は基準信号印加
端子に接続され、そのリセット入力端子には第１の一致
ゲート（２人力ＮＡＮＤ回路）７の出力信号が印加され
、その入力端子には各々、被検出信号と基準信号が印加
され、前記第４のＦ−Ｆ５の非反転出力端子（Ｑ）は、
第５のＦ・Ｆ６の入力端子（Ｄ）に接続され、そのクロ
ック入力端子（ＣＫ）には反転ゲート８を介して基準信
号が印加され、その反転出力（可）が前記第１、第２．
第３のＦ−Ｆのリセット入力端子に印加されている。

この実施例構成を、第２図の動作タイミング図に照らし
て説明すると、まず、被検出信号より幅の広いタイミン
グに基準信号を設定する。この基準信号は不連続になる
ことはな（、被検出信号をカバーしてしまうタイミング
で用いる。この基準信号を発生するのはシステム上容易
な場合が多く、タイミングも容易に設定できる。

さて被検出信号が入力されない時はＦ−Ｆ５がリセット
されないので基準信号の立ち上がりでＦ・Ｆ５に“１”
が取り込まれ、引き続き立ち下がりエツジでＦ−Ｆ６に
Ｆ−Ｆ５の出力が取り込まれ、Ｆ−Ｆ６の反転出力は“
Ｏ”であるのでＦ・Ｆｌ、Ｆ−Ｆ２で構成される２ビツ
トカウンタはリセットされ続ける。次に時刻ｔ２で被検
出信号の１発註が到来するとＦ−Ｆ５がリセットされ、
その結果は基準信号の立ち下がりでＦ−Ｆ６に取り込ま
れ、Ｆ−Ｆ６の反転出力（Ｑ）は“１”になって、前記
２ビツトカウンタのリセットは解除され、カウンタは被
検出信号の２発目以降をカウントすることができる。時
刻ｔ４で３連続パルス、すなわち２発註以降２連続パル
スがカウントされるとＦ−Ｆ４によりラッチし、検出を
終了する。一方時刻ｔ６で１発でも被検出信号が到来し
なかったらその時点で前記カウンタとラッチ回路はリセ
ットされ、次の連続パルス到来にそなえる。

以上、本発明の実施例の動作を説明したように、３連続
パルスを検出するのは従来と全（同じであるが、検出パ
ルス数が増加しても、それに比例して素子数が増えるこ
とがない。

発明の効果 以上に示したように、本発明の連続パルス信号検出装置
では、検出パルス数が増加しても、素子数が増加せず、
また検出パルスの数を回路の配線変更だけで変化させる
ことが可能であり、その結果ＩＣのチップサイズや消費
電力の低減が可能になるなど大なる効果を呈する。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図はその各
部の動作波形図、第３図、第４図は従来技術による連続
パルス信号検出装置の回路構成図とその動作波形図であ
る。 １〜６・・・・・・第１〜第５のフリップフロップ、７
．８・・・・・・一致ゲート２反転ゲート、１１・・・
・・・被検出信号印加端子、１２・・・・・・基準信号
印加端子、１３・・・・・・検出結果出力信号出力端子
。 代理人の氏名　弁理士　粟、野重孝　ほか１名２大

Claims (1)

【特許請求の範囲】
1. 第１のフリップフップフロップ（Ｆ・Ｆ）のクロック入
   力端子（ＣＫ）が被検出信号印加端子に接続され、反転
   出力端子（＠Ｑ＠）が第２のＦ・Ｆのクロック入力端子
   （ＣＫ）に接続され、前記第１のＦ・Ｆと第２のＦ・Ｆ
   で被検出信号の到来をカウントするカウンタを構成し、
   前記第２のＦ・Ｆの非反転出力端子（Ｑ）が第３のＦ・
   Ｆのクロック入力端子（ＣＫ）に接続され、その入力端
   子（Ｄ）が電源電位に固定され、非反転出力端子（Ｑ）
   が検出結果出力信号出力端子に接続され、この第３のＦ
   ・Ｆにより前記カウンタの出力を保持し、基準信号印加
   端子がそのクロック入力端子（ＣＫ）に接続される第４
   のＦ・Ｆのリセット入力端子に、各々入力端子に被検出
   信号と基準信号が印加される第１の一致ゲートの出力端
   子が接続され、前記第４のＦ・Ｆの非反転出力端子（Ｑ
   ）が、第６のＦ・Ｆの入力端子（Ｄ）に接続され、その
   クロック入力端子が第１の反転ゲートを介して基準信号
   印加端子に接続され、前記第４のＦ・Ｆと第５のＦ・Ｆ
   により不連続検出回路を構成し、その出力信号により前
   記カウンタと、そのカウンタ出力の保持回路である第１
   、第２、第３のＦ・Ｆをリセットすることを特徴とする
   連続パルス信号検出装置。